src/mainboard/supermicro/h8dmr_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <lib.h>
  35 #include <spd.h>
  36 #include <cpu/amd/model_10xxx_rev.h>
  37 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c" // for enable the FAN
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include "cpu/amd/model_10xxx/apic_timer.c"
  41 #include "lib/delay.c"
  42 #include "cpu/x86/lapic/boot_cpu.c"
  43 #include "northbridge/amd/amdfam10/reset_test.c"
  44 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  45 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  46 #include "cpu/x86/bist.h"
  47 #include "northbridge/amd/amdfam10/debug.c"
  48 #include "cpu/x86/mtrr/earlymtrr.c"
  49 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  50 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  51
  52 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  53
  54 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  55 {
  56         /* nothing to do */
  57 }
  58
  59 static inline int spd_read_byte(unsigned device, unsigned address)
  60 {
  61         return smbus_read_byte(device, address);
  62 }
  63
  64 #include "northbridge/amd/amdfam10/amdfam10.h"
  65 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  66 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  67 #include "resourcemap.c"
  68 #include "cpu/amd/quadcore/quadcore.c"
  69 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  70 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  71 #include "cpu/amd/car/post_cache_as_ram.c"
  72 #include "cpu/amd/microcode/microcode.c"
  73 #include "cpu/amd/model_10xxx/update_microcode.c"
  74 #include "cpu/amd/model_10xxx/init_cpus.c"
  75 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
  76 #include "northbridge/amd/amdfam10/early_ht.c"
  77
  78 static void sio_setup(void)
  79 {
  80         uint32_t dword;
  81         uint8_t byte;
  82
  83         enable_smbus();
  84         // smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
  85         /* set FAN ctrl to DC mode */
  86         smbusx_write_byte(1, (0x58 >> 1), 0xb1, 0xff);
  87
  88         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
  89         byte |= 0x20;
  90         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
  91
  92         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
  93         dword |= (1 << 0);
  94         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
  95
  96         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
  97         dword |= (1 << 16);
  98         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
  99 }
 100
 101 static const u8 spd_addr[] = {
 102         //first node
 103         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 104 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 105         //second node
 106         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 107 #endif
 108 };
 109
 110 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 111 {
 112         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 113                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 114
 115         u32 bsp_apicid = 0;
 116         u32 val;
 117         u32 wants_reset;
 118         msr_t msr;
 119
 120         if (!cpu_init_detectedx && boot_cpu()) {
 121                 /* Nothing special needs to be done to find bus 0 */
 122                 /* Allow the HT devices to be found */
 123
 124                 set_bsp_node_CHtExtNodeCfgEn();
 125                 enumerate_ht_chain();
 126
 127                 sio_setup();
 128
 129                 /* Setup the mcp55 */
 130                 mcp55_enable_rom();
 131         }
 132
 133         post_code(0x30);
 134
 135         if (bist == 0) {
 136                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 137         }
 138
 139         post_code(0x32);
 140
 141         pnp_enter_ext_func_mode(SERIAL_DEV);
 142         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 143         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 144         pnp_exit_ext_func_mode(SERIAL_DEV);
 145
 146         uart_init();
 147         console_init();
 148         printk(BIOS_DEBUG, "\n");
 149
 150         /* Halt if there was a built in self test failure */
 151         report_bist_failure(bist);
 152
 153         val = cpuid_eax(1);
 154         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 155         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n", sysinfo, sysinfo + 1);
 156         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 157         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 158
 159         /* Setup sysinfo defaults */
 160         set_sysinfo_in_ram(0);
 161
 162         update_microcode(val);
 163         post_code(0x33);
 164
 165         cpuSetAMDMSR();
 166         post_code(0x34);
 167
 168         amd_ht_init(sysinfo);
 169         post_code(0x35);
 170
 171         /* Setup nodes PCI space and start core 0 AP init. */
 172         finalize_node_setup(sysinfo);
 173
 174         /* Setup any mainboard PCI settings etc. */
 175         setup_mb_resource_map();
 176         post_code(0x36);
 177
 178         /* wait for all the APs core0 started by finalize_node_setup. */
 179
 180         /* FIXME: A bunch of cores are going to start output to serial at once.
 181          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 182          * I think it could be done by putting the spinlock flag in the cache
 183          * of the BSP located right after sysinfo.
 184          */
 185
 186         wait_all_core0_started();
 187 #if CONFIG_LOGICAL_CPUS==1
 188         /* Core0 on each node is configured. Now setup any additional cores. */
 189         printk(BIOS_DEBUG, "start_other_cores()\n");
 190         start_other_cores();
 191         post_code(0x37);
 192         wait_all_other_cores_started(bsp_apicid);
 193 #endif
 194
 195         post_code(0x38);
 196
 197 #if CONFIG_SET_FIDVID
 198         msr = rdmsr(0xc0010071);
 199         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n",
 200                 msr.hi, msr.lo);
 201
 202         /* FIXME: The sb fid change may survive the warm reset and only
 203          * need to be done once.*/
 204
 205         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 206         post_code(0x39);
 207
 208         if (!warm_reset_detect(0)) {    // BSP is node 0
 209                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 210         } else {
 211                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 212         }
 213
 214         post_code(0x3A);
 215
 216         /* show final fid and vid */
 217         msr = rdmsr(0xc0010071);
 218         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n",
 219                msr.hi, msr.lo);
 220 #endif
 221
 222         init_timer(); // Need to use TMICT to synconize FID/VID
 223
 224         wants_reset = mcp55_early_setup_x();
 225
 226         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 227         if (!warm_reset_detect(0)) {
 228                 print_info("...WARM RESET...\n\n\n");
 229                 soft_reset();
 230                 die("After soft_reset_x - shouldn't see this message!!!\n");
 231         }
 232
 233         if (wants_reset)
 234                 printk(BIOS_DEBUG, "mcp55_early_setup_x wants additional reset!\n");
 235
 236         post_code(0x3B);
 237
 238         /* It's the time to set ctrl in sysinfo now; */
 239         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 240         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 241
 242         post_code(0x3D);
 243
 244         // printk(BIOS_DEBUG, "enable_smbus()\n");
 245         // enable_smbus(); /* enable in sio_setup */
 246
 247         post_code(0x40);
 248
 249         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 250         raminit_amdmct(sysinfo);
 251         post_code(0x41);
 252
 253         // printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 254         post_cache_as_ram(); // BSP switch stack to ram, copy + execute stage 2
 255         post_code(0x42);     // Should never see this post code.
 256 }