src/mainboard/supermicro/h8dmr/mptable.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #include <console/console.h>
  23 #include <arch/smp/mpspec.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <stdint.h>
  27 #include <cpu/amd/amdk8_sysconf.h>
  28
  29 extern unsigned char bus_mcp55[8]; //1
  30
  31 extern unsigned apicid_mcp55;
  32
  33 extern unsigned char bus_pcix[3]; // under bus_mcp55_2
  34
  35 static void *smp_write_config_table(void *v)
  36 {
  37         struct mp_config_table *mc;
  38         unsigned sbdn;
  39         int i, j, bus_isa;
  40
  41         mc = (void *)(((char *)v) + SMP_FLOATING_TABLE_LEN);
  42
  43         mptable_init(mc, LOCAL_APIC_ADDR);
  44
  45         smp_write_processors(mc);
  46
  47         get_bus_conf();
  48         sbdn = sysconf.sbdn;
  49
  50         mptable_write_buses(mc, NULL, &bus_isa);
  51
  52 /*I/O APICs:    APIC ID Version State           Address*/
  53         {
  54                 device_t dev;
  55                 struct resource *res;
  56                 uint32_t dword;
  57
  58                 dev = dev_find_slot(bus_mcp55[0], PCI_DEVFN(sbdn+ 0x1,0));
  59                 if (dev) {
  60                         res = find_resource(dev, PCI_BASE_ADDRESS_1);
  61                         if (res) {
  62                                 smp_write_ioapic(mc, apicid_mcp55, 0x11, res->base);
  63                         }
  64
  65                         dword = 0x43c6c643;
  66                         pci_write_config32(dev, 0x7c, dword);
  67
  68                         dword = 0x81001a00;
  69                         pci_write_config32(dev, 0x80, dword);
  70
  71                         dword = 0xd00012d2;
  72                         pci_write_config32(dev, 0x84, dword);
  73
  74                 }
  75
  76
  77
  78         }
  79
  80         mptable_add_isa_interrupts(mc, bus_isa, apicid_mcp55, 0);
  81
  82                    /*I/O Ints:  Type    Polarity    Trigger                     Bus ID   IRQ    APIC ID PIN# */
  83         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+1)<<2)|1, apicid_mcp55, 0xa);
  84
  85         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+2)<<2)|0, apicid_mcp55, 0x16); // 22
  86
  87         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+2)<<2)|1, apicid_mcp55, 0x17); // 23
  88
  89         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+6)<<2)|1, apicid_mcp55, 0x17); // 23
  90
  91         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+5)<<2)|0, apicid_mcp55, 0x14); // 20
  92         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+5)<<2)|1, apicid_mcp55, 0x17); // 23
  93         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+5)<<2)|2, apicid_mcp55, 0x15); // 21
  94
  95         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+8)<<2)|0, apicid_mcp55, 0x16); // 22
  96         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[0], ((sbdn+9)<<2)|0, apicid_mcp55, 0x15); // 21
  97
  98         for(j=7; j>=2; j--) {
  99                 if(!bus_mcp55[j]) continue;
 100                 for(i=0;i<4;i++) {
 101                         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[j], (0x00<<2)|i, apicid_mcp55, 0x10 + (2+j+i+4-sbdn%4)%4);
 102                 }
 103         }
 104
 105         for(i=0;i<4;i++) {
 106                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_mcp55[1], (0x04<<2)|i, apicid_mcp55, 0x10 + (0+i)%4);
 107         }
 108
 109
 110         if(bus_pcix[0]) {
 111                 for(i=0;i<2;i++) {
 112                         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_pcix[2], (4<<2)|i, apicid_mcp55, 0x10 + (0+i+4-sbdn%4)%4); //16, 17
 113                 }
 114
 115                 for(i=0;i<4;i++) {
 116                         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, bus_pcix[1], (4<<2)|i, apicid_mcp55, 0x10 + (2+i+4-sbdn%4)%4); // 18, 19, 16, 17
 117                 }
 118         }
 119
 120 /*Local Ints:   Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN#*/
 121         mptable_lintsrc(mc, bus_isa);
 122         /* There is no extension information... */
 123
 124         /* Compute the checksums */
 125         return mptable_finalize(mc);
 126 }
 127
 128 unsigned long write_smp_table(unsigned long addr)
 129 {
 130         void *v;
 131         v = smp_write_floating_table(addr, 0);
 132         return (unsigned long)smp_write_config_table(v);
 133 }