src/mainboard/supermicro/h8dmr/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __ROMCC__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define K8_ALLOCATE_IO_RANGE 1
  28 //#define K8_SCAN_PCI_BUS 1
  29
  30
  31 #define QRANK_DIMM_SUPPORT 1
  32
  33 #if CONFIG_LOGICAL_CPUS==1
  34 #define SET_NB_CFG_54 1
  35 #endif
  36
  37 //used by init_cpus and fidvid
  38 #define K8_SET_FIDVID 1
  39 //if we want to wait for core1 done before DQS training, set it to 0
  40 #define K8_SET_FIDVID_CORE0_ONLY 1
  41
  42 #if K8_REV_F_SUPPORT == 1
  43 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  44 #endif
  45
  46 #include <stdint.h>
  47 #include <device/pci_def.h>
  48 #include <device/pci_ids.h>
  49 #include <arch/io.h>
  50 #include <device/pnp_def.h>
  51 #include <arch/romcc_io.h>
  52 #include <cpu/x86/lapic.h>
  53 #include "option_table.h"
  54 #include "pc80/mc146818rtc_early.c"
  55
  56 // for enable the FAN
  57 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  58
  59 #if USE_FAILOVER_IMAGE==0
  60 #include "pc80/serial.c"
  61 #include "arch/i386/lib/console.c"
  62 #include "ram/ramtest.c"
  63
  64 #include <cpu/amd/model_fxx_rev.h>
  65
  66 //#include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  67 #include "northbridge/amd/amdk8/raminit.h"
  68 #include "cpu/amd/model_fxx/apic_timer.c"
  69 #include "lib/delay.c"
  70
  71 #endif
  72
  73 #include "cpu/x86/lapic/boot_cpu.c"
  74 #include "northbridge/amd/amdk8/reset_test.c"
  75 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  76 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  77
  78 #if USE_FAILOVER_IMAGE==0
  79
  80 #include "cpu/x86/bist.h"
  81
  82 #if CONFIG_USE_INIT == 0
  83         #include "lib/memcpy.c"
  84 #endif
  85
  86 #include "northbridge/amd/amdk8/debug.c"
  87
  88 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  89
  90
  91 #include "northbridge/amd/amdk8/setup_resource_map.c"
  92
  93 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  94
  95 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  96
  97 static void memreset_setup(void)
  98 {
  99 }
 100
 101 static void memreset(int controllers, const struct mem_controller *ctrl)
 102 {
 103 }
 104
 105 static inline void activate_spd_rom(const struct mem_controller *ctrl)
 106 {
 107         /* nothing to do */
 108 }
 109
 110 static inline int spd_read_byte(unsigned device, unsigned address)
 111 {
 112         return smbus_read_byte(device, address);
 113 }
 114
 115 #include "northbridge/amd/amdk8/amdk8_f.h"
 116 #include "northbridge/amd/amdk8/coherent_ht.c"
 117
 118 #include "northbridge/amd/amdk8/incoherent_ht.c"
 119
 120 #include "northbridge/amd/amdk8/raminit_f.c"
 121
 122 #include "sdram/generic_sdram.c"
 123
 124 #include "resourcemap.c"
 125
 126 #include "cpu/amd/dualcore/dualcore.c"
 127
 128 #define MCP55_NUM 1
 129 #define MCP55_USE_NIC 1
 130 #define MCP55_USE_AZA 1
 131
 132 #define MCP55_PCI_E_X_0 4
 133
 134 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 135 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 136
 137 #include "cpu/amd/car/copy_and_run.c"
 138
 139 #include "cpu/amd/car/post_cache_as_ram.c"
 140
 141 #include "cpu/amd/model_fxx/init_cpus.c"
 142
 143 #include "cpu/amd/model_fxx/fidvid.c"
 144
 145 #endif
 146
 147 #if ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1))
 148
 149 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 150 #include "northbridge/amd/amdk8/early_ht.c"
 151
 152
 153 static void sio_setup(void)
 154 {
 155
 156         unsigned value;
 157         uint32_t dword;
 158         uint8_t byte;
 159         enable_smbus();
 160 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 161         smbusx_write_byte(1, (0x58>>1), 0xb1, 0xff); /* set FAN ctrl to DC mode */
 162
 163         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 164         byte |= 0x20;
 165         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 166
 167         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 168         dword |= (1<<0);
 169         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 170
 171         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 172         dword |= (1<<16);
 173         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 174
 175 }
 176
 177 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 178 {
 179         unsigned last_boot_normal_x = last_boot_normal();
 180
 181         /* Is this a cpu only reset? or Is this a secondary cpu? */
 182         if ((cpu_init_detectedx) || (!boot_cpu())) {
 183                 if (last_boot_normal_x) {
 184                         goto normal_image;
 185                 } else {
 186                         goto fallback_image;
 187                 }
 188         }
 189
 190         /* Nothing special needs to be done to find bus 0 */
 191         /* Allow the HT devices to be found */
 192
 193         enumerate_ht_chain();
 194
 195         sio_setup();
 196
 197         /* Setup the mcp55 */
 198         mcp55_enable_rom();
 199
 200         /* Is this a deliberate reset by the bios */
 201         if (bios_reset_detected() && last_boot_normal_x) {
 202                 goto normal_image;
 203         }
 204         /* This is the primary cpu how should I boot? */
 205         else if (do_normal_boot()) {
 206                 goto normal_image;
 207         }
 208         else {
 209                 goto fallback_image;
 210         }
 211  normal_image:
 212         __asm__ volatile ("jmp __normal_image"
 213                 : /* outputs */
 214                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 215                 );
 216
 217  fallback_image:
 218 #if HAVE_FAILOVER_BOOT==1
 219         __asm__ volatile ("jmp __fallback_image"
 220                 : /* outputs */
 221                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 222                 )
 223 #endif
 224         ;
 225 }
 226 #endif
 227 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 228
 229 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 230 {
 231 #if HAVE_FAILOVER_BOOT==1
 232     #if USE_FAILOVER_IMAGE==1
 233         failover_process(bist, cpu_init_detectedx);
 234     #else
 235         real_main(bist, cpu_init_detectedx);
 236     #endif
 237 #else
 238     #if USE_FALLBACK_IMAGE == 1
 239         failover_process(bist, cpu_init_detectedx);
 240     #endif
 241         real_main(bist, cpu_init_detectedx);
 242 #endif
 243 }
 244
 245 #if USE_FAILOVER_IMAGE==0
 246
 247 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 248 {
 249         static const uint16_t spd_addr [] = {
 250                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 251                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 252 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 253                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 254                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 255 #endif
 256         };
 257
 258         struct sys_info *sysinfo = (DCACHE_RAM_BASE + DCACHE_RAM_SIZE - DCACHE_RAM_GLOBAL_VAR_SIZE);
 259
 260         int needs_reset = 0;
 261         unsigned bsp_apicid = 0;
 262
 263         if (bist == 0) {
 264                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 265         }
 266
 267         pnp_enter_ext_func_mode(SERIAL_DEV);
 268         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 269         w83627hf_enable_dev(SERIAL_DEV, TTYS0_BASE);
 270         pnp_exit_ext_func_mode(SERIAL_DEV);
 271
 272         uart_init();
 273         console_init();
 274
 275         /* Halt if there was a built in self test failure */
 276         report_bist_failure(bist);
 277
 278         print_debug("*sysinfo range: ["); print_debug_hex32(sysinfo); print_debug(",");  print_debug_hex32((unsigned long)sysinfo+sizeof(struct sys_info)); print_debug(")\r\n");
 279
 280         setup_mb_resource_map();
 281
 282         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\r\n");
 283
 284 #if MEM_TRAIN_SEQ == 1
 285         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 286 #endif
 287         setup_coherent_ht_domain(); // routing table and start other core0
 288
 289         wait_all_core0_started();
 290 #if CONFIG_LOGICAL_CPUS==1
 291         // It is said that we should start core1 after all core0 launched
 292         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 293          * So here need to make sure last core0 is started, esp for two way system,
 294          * (there may be apic id conflicts in that case)
 295          */
 296         start_other_cores();
 297         wait_all_other_cores_started(bsp_apicid);
 298 #endif
 299
 300         /* it will set up chains and store link pair for optimization later */
 301         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 302
 303 #if K8_SET_FIDVID == 1
 304
 305         {
 306                 msr_t msr;
 307                 msr=rdmsr(0xc0010042);
 308                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 309
 310         }
 311
 312         enable_fid_change();
 313
 314         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 315
 316         init_fidvid_bsp(bsp_apicid);
 317
 318         // show final fid and vid
 319         {
 320                 msr_t msr;
 321                 msr=rdmsr(0xc0010042);
 322                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 323
 324         }
 325 #endif
 326
 327 #if 1
 328         needs_reset |= optimize_link_coherent_ht();
 329         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 330         needs_reset |= mcp55_early_setup_x();
 331
 332         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 333         if (needs_reset) {
 334                 print_info("ht reset -\r\n");
 335                 soft_reset();
 336         }
 337 #endif
 338         allow_all_aps_stop(bsp_apicid);
 339
 340         //It's the time to set ctrl in sysinfo now;
 341         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 342
 343 //        enable_smbus(); /* enable in sio_setup */
 344
 345         memreset_setup();
 346
 347         //do we need apci timer, tsc...., only debug need it for better output
 348         /* all ap stopped? */
 349 //        init_timer(); // Need to use TMICT to synconize FID/VID
 350
 351         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 352
 353         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 354
 355 }
 356
 357
 358 #endif