src/mainboard/supermicro/h8dme/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License as published by
   6  * the Free Software Foundation; either version 2 of the License, or
   7  * (at your option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful,
  10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  * GNU General Public License for more details.
  13  *
  14  * You should have received a copy of the GNU General Public License
  15  * along with this program; if not, write to the Free Software
  16  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  17  */
  18
  19 #if CONFIG_K8_REV_F_SUPPORT == 1
  20 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  21 #endif
  22
  23 #include <stdint.h>
  24 #include <string.h>
  25 #include <device/pci_def.h>
  26 #include <device/pci_ids.h>
  27 #include <arch/io.h>
  28 #include <device/pnp_def.h>
  29 #include <arch/romcc_io.h>
  30 #include <cpu/x86/lapic.h>
  31 #include <pc80/mc146818rtc.h>
  32 #include <console/console.h>
  33 #include <lib.h>
  34 #include <spd.h>
  35 #include <cpu/amd/model_fxx_rev.h>
  36 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c" // for enable the FAN
  37 #include "northbridge/amd/amdk8/raminit.h"
  38 #include "cpu/amd/model_fxx/apic_timer.c"
  39 #include "lib/delay.c"
  40 #include "cpu/x86/lapic/boot_cpu.c"
  41 #include "northbridge/amd/amdk8/reset_test.c"
  42 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  43 #include "superio/winbond/w83627hf/w83627hf_early_init.c"
  44 #include "cpu/x86/bist.h"
  45 #include "northbridge/amd/amdk8/debug.c"
  46 #include "cpu/x86/mtrr/earlymtrr.c"
  47 #include "northbridge/amd/amdk8/setup_resource_map.c"
  48 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  49
  50 #define SERIAL_DEV PNP_DEV(0x2e, W83627HF_SP1)
  51
  52 static void memreset(int controllers, const struct mem_controller *ctrl) { }
  53
  54 static inline void dump_smbus_registers(void)
  55 {
  56         u32 device;
  57
  58         print_debug("\n");
  59         for (device = 1; device < 0x80; device++) {
  60                 int j;
  61                 if (smbus_read_byte(device, 0) < 0)
  62                         continue;
  63                 printk(BIOS_DEBUG, "smbus: %02x", device);
  64                 for (j = 0; j < 256; j++) {
  65                         int status;
  66                         unsigned char byte;
  67                         status = smbus_read_byte(device, j);
  68                         if (status < 0) {
  69                                 break;
  70                         }
  71                         if ((j & 0xf) == 0) {
  72                                 printk(BIOS_DEBUG, "\n%02x: ", j);
  73                         }
  74                         byte = status & 0xff;
  75                         printk(BIOS_DEBUG, "%02x ", byte);
  76                 }
  77                 print_debug("\n");
  78         }
  79 }
  80
  81 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  82 {
  83 #if 0
  84 /* We don't do any switching yet. */
  85 #define SMBUS_SWITCH1 0x48
  86 #define SMBUS_SWITCH2 0x49
  87         unsigned device=(ctrl->channel0[0])>>8;
  88         smbus_send_byte(SMBUS_SWITCH1, device);
  89         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f);
  90 #endif
  91 }
  92
  93 #if 0
  94 static int smbus_send_byte_one(unsigned device, unsigned char val)
  95 {
  96         return do_smbus_send_byte(SMBUS1_IO_BASE, device, val);
  97 }
  98
  99 static inline void change_i2c_mux(unsigned device)
 100 {
 101 #define SMBUS_SWITCH1 0x48
 102 #define SMBUS_SWITHC2 0x49
 103         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
 104         smbus_send_byte_one(SMBUS_SWITCH2, (device >> 4) & 0x0f);
 105         int ret;
 106         print_debug("change_i2c_mux i="); print_debug_hex8(device); print_debug("\n");
 107         dump_smbus_registers();
 108         ret = smbus_send_byte(SMBUS_SWITCH1, device);
 109         print_debug("change_i2c_mux ret="); print_debug_hex32(ret); print_debug("\n");
 110         dump_smbus_registers();
 111         ret = smbus_send_byte_one(SMBUS_SWITCH2, device);
 112         print_debug("change_i2c_mux ret="); print_debug_hex32(ret); print_debug("\n");
 113         dump_smbus_registers();
 114 }
 115 #endif
 116
 117 static inline int spd_read_byte(unsigned device, unsigned address)
 118 {
 119         return smbus_read_byte(device, address);
 120 }
 121
 122 #include "northbridge/amd/amdk8/amdk8_f.h"
 123 #include "northbridge/amd/amdk8/incoherent_ht.c"
 124 #include "northbridge/amd/amdk8/coherent_ht.c"
 125 #include "northbridge/amd/amdk8/raminit_f.c"
 126 #include "lib/generic_sdram.c"
 127 #include "resourcemap.c"
 128 #include "cpu/amd/dualcore/dualcore.c"
 129 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 130 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 131 #include "cpu/amd/car/post_cache_as_ram.c"
 132 #include "cpu/amd/model_fxx/init_cpus.c"
 133 #include "cpu/amd/model_fxx/fidvid.c"
 134 #include "northbridge/amd/amdk8/early_ht.c"
 135
 136 static void sio_setup(void)
 137 {
 138         uint32_t dword;
 139         uint8_t byte;
 140
 141         enable_smbus();
 142 //      smbusx_write_byte(1, (0x58>>1), 0, 0x80); /* select bank0 */
 143         smbusx_write_byte(1, (0x58 >> 1), 0xb1, 0xff);  /* set FAN ctrl to DC mode */
 144
 145         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 146         byte |= 0x20;
 147         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 148
 149         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 150         dword |= (1 << 0);
 151         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 152
 153         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 154         dword |= (1 << 16);
 155         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 156 }
 157
 158 /* We have no idea where the SMBUS switch is. This doesn't do anything ATM. */
 159 #define RC0 (2<<8)
 160 #define RC1 (1<<8)
 161
 162 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 163 {
 164 /* The SPD is being read from the CPU1 (marked CPU2 on the board) and we
 165    don't know how to switch the SMBus to decode the CPU0 SPDs. So, The
 166    memory on each CPU must be an exact match.
 167  */
 168         static const uint16_t spd_addr[] = {
 169                 // Node 0
 170                 RC0 | DIMM0, RC0 | DIMM2,
 171                 RC0 | DIMM4, RC0 | DIMM6,
 172                 RC0 | DIMM1, RC0 | DIMM3,
 173                 RC0 | DIMM5, RC0 | DIMM7,
 174                 // Node 1
 175                 RC1 | DIMM0, RC1 | DIMM2,
 176                 RC1 | DIMM4, RC1 | DIMM6,
 177                 RC1 | DIMM1, RC1 | DIMM3,
 178                 RC1 | DIMM5, RC1 | DIMM7,
 179         };
 180
 181         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 182                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 183         int needs_reset = 0;
 184         unsigned bsp_apicid = 0;
 185
 186         if (!cpu_init_detectedx && boot_cpu()) {
 187                 /* Nothing special needs to be done to find bus 0 */
 188                 /* Allow the HT devices to be found */
 189                 enumerate_ht_chain();
 190                 sio_setup();
 191         }
 192
 193         if (bist == 0)
 194                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 195
 196         pnp_enter_ext_func_mode(SERIAL_DEV);
 197         pnp_write_config(SERIAL_DEV, 0x24, 0x84 | (1 << 6));
 198         w83627hf_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 199         pnp_exit_ext_func_mode(SERIAL_DEV);
 200
 201         uart_init();
 202         console_init();
 203
 204         /* Halt if there was a built in self test failure */
 205         report_bist_failure(bist);
 206
 207         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 208
 209         setup_mb_resource_map();
 210
 211         print_debug("bsp_apicid=");
 212         print_debug_hex8(bsp_apicid);
 213         print_debug("\n");
 214
 215 #if CONFIG_MEM_TRAIN_SEQ == 1
 216         set_sysinfo_in_ram(0);  // in BSP so could hold all ap until sysinfo is in ram
 217 #endif
 218 /*      dump_smbus_registers(); */
 219         setup_coherent_ht_domain();     // routing table and start other core0
 220
 221         wait_all_core0_started();
 222 #if CONFIG_LOGICAL_CPUS==1
 223         // It is said that we should start core1 after all core0 launched
 224         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 225          * So here need to make sure last core0 is started, esp for two way system,
 226          * (there may be apic id conflicts in that case)
 227          */
 228         start_other_cores();
 229         wait_all_other_cores_started(bsp_apicid);
 230 #endif
 231
 232         /* it will set up chains and store link pair for optimization later */
 233         ht_setup_chains_x(sysinfo);     // it will init sblnk and sbbusn, nodes, sbdn
 234
 235 #if CONFIG_SET_FIDVID
 236         {
 237                 msr_t msr;
 238                 msr = rdmsr(0xc0010042);
 239                 print_debug("begin msr fid, vid ");
 240                 print_debug_hex32(msr.hi);
 241                 print_debug_hex32(msr.lo);
 242                 print_debug("\n");
 243         }
 244         enable_fid_change();
 245         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 246         init_fidvid_bsp(bsp_apicid);
 247         // show final fid and vid
 248         {
 249                 msr_t msr;
 250                 msr = rdmsr(0xc0010042);
 251                 print_debug("end   msr fid, vid ");
 252                 print_debug_hex32(msr.hi);
 253                 print_debug_hex32(msr.lo);
 254                 print_debug("\n");
 255         }
 256 #endif
 257
 258         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 259
 260         needs_reset |= optimize_link_coherent_ht();
 261         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 262         needs_reset |= mcp55_early_setup_x();
 263
 264         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 265         if (needs_reset) {
 266                 print_info("ht reset -\n");
 267                 soft_reset();
 268         }
 269
 270         allow_all_aps_stop(bsp_apicid);
 271
 272         //It's the time to set ctrl in sysinfo now;
 273         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 274
 275         enable_smbus();         /* enable in sio_setup */
 276
 277         /* all ap stopped? */
 278
 279         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 280
 281         post_cache_as_ram();    // bsp swtich stack to ram and copy sysinfo ram now
 282 }