src/mainboard/roda/rk886ex/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  23 #define __PRE_RAM__
  24
  25 /* Configuration of the i945 driver */
  26 #define CHIPSET_I945GM 1
  27 #define CHANNEL_XOR_RANDOMIZATION 1
  28 // Rocky freezing temperature settings:
  29 #define MAXIMUM_SUPPORTED_FREQUENCY 400
  30
  31 #include <stdint.h>
  32 #include <string.h>
  33 #include <arch/io.h>
  34 #include <arch/romcc_io.h>
  35 #include <device/pci_def.h>
  36 #include <device/pnp_def.h>
  37 #include <cpu/x86/lapic.h>
  38
  39 #include "option_table.h"
  40 #include "pc80/mc146818rtc_early.c"
  41
  42 #include <console/console.h>
  43 #include "pc80/serial.c"
  44 #include "arch/i386/lib/console.c"
  45 #include <cpu/x86/bist.h>
  46
  47 #if CONFIG_USBDEBUG_DIRECT
  48 #define DBGP_DEFAULT 1
  49 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  50 #include "pc80/usbdebug_direct_serial.c"
  51 #endif
  52
  53 #include "lib/ramtest.c"
  54 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  55
  56 #include "northbridge/intel/i945/udelay.c"
  57
  58 #include "southbridge/intel/i82801gx/i82801gx.h"
  59 static void setup_ich7_gpios(void)
  60 {
  61         printk_debug(" GPIOS...");
  62         /* General Registers */
  63         outl(0xbfc0f7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  64         outl(0x70a87d83, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  65         outl(0x7dc07f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  66         /* Output Control Registers */
  67         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  68         /* Input Control Registers */
  69         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  70         outl(0x000100e8, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  71         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  72         outl(0x00010030, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  73 }
  74
  75 #include "northbridge/intel/i945/early_init.c"
  76
  77 static inline int spd_read_byte(unsigned device, unsigned address)
  78 {
  79         return smbus_read_byte(device, address);
  80 }
  81
  82 #include "northbridge/intel/i945/raminit.h"
  83 #include "northbridge/intel/i945/raminit.c"
  84 #include "northbridge/intel/i945/reset_test.c"
  85 #include "northbridge/intel/i945/errata.c"
  86 #include "northbridge/intel/i945/debug.c"
  87
  88 static void ich7_enable_lpc(void)
  89 {
  90         // Enable Serial IRQ
  91         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  92         // decode range
  93         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  94         // decode range
  95         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
  96         // Enable 0x02e0
  97         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x84, 0x02e1);
  98         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x86, 0x001c);
  99         // COM3 decode
 100         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
 101         // COM4 decode
 102         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
 103 }
 104
 105
 106 /* This box has two superios, so enabling serial becomes slightly excessive.
 107  * We disable a lot of stuff to make sure that there are no conflicts between
 108  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 109  * but safe anyways" method.
 110  */
 111 static inline void pnp_enter_ext_func_mode(device_t dev)
 112 {
 113         unsigned int port = dev >> 8;
 114         outb(0x55, port);
 115 }
 116
 117 static void pnp_exit_ext_func_mode(device_t dev)
 118 {
 119         unsigned int port = dev >> 8;
 120         outb(0xaa, port);
 121 }
 122
 123 static void pnp_write_register(device_t dev, int reg, int val)
 124 {
 125         unsigned int port = dev >> 8;
 126         outb(reg, port);
 127         outb(val, port+1);
 128 }
 129
 130 static void early_superio_config(void)
 131 {
 132         device_t dev;
 133
 134         dev=PNP_DEV(0x2e, 0x00);
 135
 136         pnp_enter_ext_func_mode(dev);
 137         pnp_write_register(dev, 0x01, 0x94); // Extended Parport modes
 138         pnp_write_register(dev, 0x02, 0x88); // UART power on
 139         pnp_write_register(dev, 0x03, 0x72); // Floppy
 140         pnp_write_register(dev, 0x04, 0x01); // EPP + SPP
 141         pnp_write_register(dev, 0x14, 0x03); // Floppy
 142         pnp_write_register(dev, 0x20, (0x3f0 >> 2)); // Floppy
 143         pnp_write_register(dev, 0x23, (0x378 >> 2)); // PP base
 144         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 145         pnp_write_register(dev, 0x25, (0x2f8 >> 2)); // UART2 base
 146         pnp_write_register(dev, 0x26, (2 << 4) | 0); // FDC + PP DMA
 147         pnp_write_register(dev, 0x27, (6 << 4) | 7); // FDC + PP DMA
 148         pnp_write_register(dev, 0x28, (4 << 4) | 3); // UART1,2 IRQ
 149         /* These are the SMI status registers in the SIO: */
 150         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 151
 152         pnp_write_register(dev, 0x31, 0x00); // GPIO1 DIR
 153         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 154         pnp_write_register(dev, 0x33, 0x40); // GPIO2 DIR
 155         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 156         pnp_write_register(dev, 0x35, 0xff); // GPIO3 DIR
 157         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 158         pnp_write_register(dev, 0x37, 0xe0); // GPIO4 DIR
 159         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 160         pnp_write_register(dev, 0x39, 0x80); // GPIO4 POL
 161
 162         pnp_exit_ext_func_mode(dev);
 163 }
 164
 165 static void rcba_config(void)
 166 {
 167         /* Set up virtual channel 0 */
 168         //RCBA32(0x0014) = 0x80000001;
 169         //RCBA32(0x001c) = 0x03128010;
 170
 171         /* Device 1f interrupt pin register */
 172         RCBA32(0x3100) = 0x00042220;
 173         /* Device 1d interrupt pin register */
 174         RCBA32(0x310c) = 0x00214321;
 175
 176         /* dev irq route register */
 177         RCBA16(0x3140) = 0x0232;
 178         RCBA16(0x3142) = 0x3246;
 179         RCBA16(0x3144) = 0x0237;
 180         RCBA16(0x3146) = 0x3201;
 181         RCBA16(0x3148) = 0x3216;
 182
 183         /* Enable IOAPIC */
 184         RCBA8(0x31ff) = 0x03;
 185
 186         /* Enable upper 128bytes of CMOS */
 187         RCBA32(0x3400) = (1 << 2);
 188
 189         /* Disable unused devices */
 190         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_PCIE3 | FD_PCIE2 |
 191                          FD_INTLAN | FD_ACMOD | FD_HDAUD | FD_PATA;
 192         RCBA32(0x3418) |= (1 << 0); // Required.
 193
 194         /* Enable PCIe Root Port Clock Gate */
 195         // RCBA32(0x341c) = 0x00000001;
 196
 197         /* This should probably go into the ACPI OS Init trap */
 198
 199         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 200         RCBA32(0x1e84) = 0x00020001;
 201         RCBA32(0x1e80) = 0x0000fe01;
 202
 203         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 204         RCBA32(0x1e9c) = 0x000200f0;
 205         RCBA32(0x1e98) = 0x000c0801;
 206 }
 207
 208 static void early_ich7_init(void)
 209 {
 210         uint8_t reg8;
 211         uint32_t reg32;
 212
 213         // program secondary mlt XXX byte?
 214         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 215
 216         // reset rtc power status
 217         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 218         reg8 &= ~(1 << 2);
 219         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 220
 221         // usb transient disconnect
 222         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 223         reg8 |= (3 << 0);
 224         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 225
 226         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 227         reg32 |= (1 << 29) | (1 << 17);
 228         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 229
 230         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 231         reg32 |= (1 << 31) | (1 << 27);
 232         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 233
 234         RCBA32(0x0088) = 0x0011d000;
 235         RCBA16(0x01fc) = 0x060f;
 236         RCBA32(0x01f4) = 0x86000040;
 237         RCBA32(0x0214) = 0x10030549;
 238         RCBA32(0x0218) = 0x00020504;
 239         RCBA8(0x0220) = 0xc5;
 240         reg32 = RCBA32(0x3410);
 241         reg32 |= (1 << 6);
 242         RCBA32(0x3410) = reg32;
 243         reg32 = RCBA32(0x3430);
 244         reg32 &= ~(3 << 0);
 245         reg32 |= (1 << 0);
 246         RCBA32(0x3430) = reg32;
 247         RCBA32(0x3418) |= (1 << 0);
 248         RCBA16(0x0200) = 0x2008;
 249         RCBA8(0x2027) = 0x0d;
 250         RCBA16(0x3e08) |= (1 << 7);
 251         RCBA16(0x3e48) |= (1 << 7);
 252         RCBA32(0x3e0e) |= (1 << 7);
 253         RCBA32(0x3e4e) |= (1 << 7);
 254
 255         // next step only on ich7m b0 and later:
 256         reg32 = RCBA32(0x2034);
 257         reg32 &= ~(0x0f << 16);
 258         reg32 |= (5 << 16);
 259         RCBA32(0x2034) = reg32;
 260 }
 261
 262 #if CONFIG_USE_FALLBACK_IMAGE == 1
 263 #include "southbridge/intel/i82801gx/cmos_failover.c"
 264 #endif
 265
 266 static void init_artec_dongle(void)
 267 {
 268         // Enable 4MB decoding
 269         outb(0xf1, 0x88);
 270         outb(0xf4, 0x88);
 271 }
 272
 273 #include <cbmem.h>
 274
 275 // Now, this needs to be included because it relies on the symbol
 276 // __PRE_RAM__ being set during CAR stage (in order to compile the
 277 // BSS free versions of the functions). Either rewrite the code
 278 // to be always BSS free, or invent a flag that's better suited than
 279 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 280 //
 281 #include "lib/cbmem.c"
 282
 283 void real_main(unsigned long bist)
 284 {
 285         u32 reg32;
 286         int boot_mode = 0;
 287
 288         if (bist == 0) {
 289                 enable_lapic();
 290         }
 291
 292         ich7_enable_lpc();
 293         early_superio_config();
 294
 295         /* Set up the console */
 296         uart_init();
 297
 298 #if CONFIG_USBDEBUG_DIRECT
 299         i82801gx_enable_usbdebug_direct(DBGP_DEFAULT);
 300         early_usbdebug_direct_init();
 301 #endif
 302
 303         console_init();
 304
 305         /* Halt if there was a built in self test failure */
 306         report_bist_failure(bist);
 307
 308         if (MCHBAR16(SSKPD) == 0xCAFE) {
 309                 printk_debug("soft reset detected.\n");
 310                 boot_mode = 1;
 311         }
 312
 313         /* Perform some early chipset initialization required
 314          * before RAM initialization can work
 315          */
 316         i945_early_initialization();
 317
 318         /* This has to happen after i945_early_initialization() */
 319         init_artec_dongle();
 320
 321         /* Read PM1_CNT */
 322         reg32 = inl(DEFAULT_PMBASE + 0x04);
 323         printk_debug("PM1_CNT: %08x\n", reg32);
 324         if (((reg32 >> 10) & 7) == 5) {
 325 #if CONFIG_HAVE_ACPI_RESUME
 326                 printk_debug("Resume from S3 detected.\n");
 327                 boot_mode = 2;
 328                 /* Clear SLP_TYPE. This will break stage2 but
 329                  * we care for that when we get there.
 330                  */
 331                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 332
 333 #else
 334                 printk_debug("Resume from S3 detected, but disabled.\n");
 335 #endif
 336         }
 337
 338         /* Enable SPD ROMs and DDR-II DRAM */
 339         enable_smbus();
 340
 341 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 342         dump_spd_registers();
 343 #endif
 344
 345         sdram_initialize(boot_mode);
 346
 347         /* Perform some initialization that must run before stage2 */
 348         early_ich7_init();
 349
 350         /* This should probably go away. Until now it is required
 351          * and mainboard specific
 352          */
 353         rcba_config();
 354
 355         /* Chipset Errata! */
 356         fixup_i945_errata();
 357
 358         /* Initialize the internal PCIe links before we go into stage2 */
 359         i945_late_initialization();
 360
 361 #if !CONFIG_HAVE_ACPI_RESUME
 362 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 363 #if defined(DEBUG_RAM_SETUP)
 364         sdram_dump_mchbar_registers();
 365
 366         {
 367                 /* This will not work if TSEG is in place! */
 368                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 369
 370                 printk_debug("TOM: 0x%08x\n", tom);
 371                 ram_check(0x00000000, 0x000a0000);
 372                 ram_check(0x00100000, tom);
 373         }
 374 #endif
 375 #endif
 376 #endif
 377
 378         MCHBAR16(SSKPD) = 0xCAFE;
 379
 380 #if CONFIG_HAVE_ACPI_RESUME
 381         /* Start address of high memory tables */
 382         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 383
 384         /* If there is no high memory area, we didn't boot before, so
 385          * this is not a resume. In that case we just create the cbmem toc.
 386          */
 387         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 388                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 389
 390                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 391                  * through stage 2. We could keep stuff like stack and heap in high tables
 392                  * memory completely, but that's a wonderful clean up task for another
 393                  * day.
 394                  */
 395                 if (resume_backup_memory)
 396                         memcpy(resume_backup_memory, CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 397
 398                 /* Magic for S3 resume */
 399                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 400         }
 401 #endif
 402 }
 403
 404 #include "cpu/intel/model_6ex/cache_as_ram_disable.c"