src/mainboard/roda/rk886ex/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2009 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of
   9  * the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  19  * MA 02110-1301 USA
  20  */
  21
  22 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  23
  24 #include <stdint.h>
  25 #include <string.h>
  26 #include <arch/io.h>
  27 #include <arch/romcc_io.h>
  28 #include <device/pci_def.h>
  29 #include <device/pnp_def.h>
  30 #include <cpu/x86/lapic.h>
  31 #include <lib.h>
  32
  33 #include <pc80/mc146818rtc.h>
  34
  35 #include <console/console.h>
  36 #include <usbdebug.h>
  37 #include <cpu/x86/bist.h>
  38
  39 #include "northbridge/intel/i945/i945.h"
  40 #include "northbridge/intel/i945/raminit.h"
  41 #include "southbridge/intel/i82801gx/i82801gx.h"
  42
  43 void enable_smbus(void);
  44
  45 void setup_ich7_gpios(void)
  46 {
  47         printk(BIOS_DEBUG, " GPIOS...");
  48         /* General Registers */
  49         outl(0xbfc0f7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  50         outl(0x70a87d83, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  51         outl(0x7dc07f83, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  52         /* Output Control Registers */
  53         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  54         /* Input Control Registers */
  55         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  56         outl(0x000100e8, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  57         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  58         outl(0x00010030, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  59 }
  60
  61 static void ich7_enable_lpc(void)
  62 {
  63         // Enable Serial IRQ
  64         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  65         // decode range
  66         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0007);
  67         // decode range
  68         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x3f0f);
  69         // Enable 0x02e0
  70         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x84, 0x02e1);
  71         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x86, 0x001c);
  72         // COM3 decode
  73         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x00fc0601);
  74         // COM4 decode
  75         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x00040069);
  76 }
  77
  78 /* This box has two superios, so enabling serial becomes slightly excessive.
  79  * We disable a lot of stuff to make sure that there are no conflicts between
  80  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  81  * but safe anyways" method.
  82  */
  83 static inline void pnp_enter_ext_func_mode(device_t dev)
  84 {
  85         unsigned int port = dev >> 8;
  86         outb(0x55, port);
  87 }
  88
  89 static void pnp_exit_ext_func_mode(device_t dev)
  90 {
  91         unsigned int port = dev >> 8;
  92         outb(0xaa, port);
  93 }
  94
  95 static void pnp_write_register(device_t dev, int reg, int val)
  96 {
  97         unsigned int port = dev >> 8;
  98         outb(reg, port);
  99         outb(val, port+1);
 100 }
 101
 102 static void early_superio_config(void)
 103 {
 104         device_t dev;
 105
 106         dev=PNP_DEV(0x2e, 0x00);
 107
 108         pnp_enter_ext_func_mode(dev);
 109         pnp_write_register(dev, 0x01, 0x94); // Extended Parport modes
 110         pnp_write_register(dev, 0x02, 0x88); // UART power on
 111         pnp_write_register(dev, 0x03, 0x72); // Floppy
 112         pnp_write_register(dev, 0x04, 0x01); // EPP + SPP
 113         pnp_write_register(dev, 0x14, 0x03); // Floppy
 114         pnp_write_register(dev, 0x20, (0x3f0 >> 2)); // Floppy
 115         pnp_write_register(dev, 0x23, (0x378 >> 2)); // PP base
 116         pnp_write_register(dev, 0x24, (0x3f8 >> 2)); // UART1 base
 117         pnp_write_register(dev, 0x25, (0x2f8 >> 2)); // UART2 base
 118         pnp_write_register(dev, 0x26, (2 << 4) | 0); // FDC + PP DMA
 119         pnp_write_register(dev, 0x27, (6 << 4) | 7); // FDC + PP DMA
 120         pnp_write_register(dev, 0x28, (4 << 4) | 3); // UART1,2 IRQ
 121         /* These are the SMI status registers in the SIO: */
 122         pnp_write_register(dev, 0x30, (0x600 >> 4)); // Runtime Register Block Base
 123
 124         pnp_write_register(dev, 0x31, 0x00); // GPIO1 DIR
 125         pnp_write_register(dev, 0x32, 0x00); // GPIO1 POL
 126         pnp_write_register(dev, 0x33, 0x40); // GPIO2 DIR
 127         pnp_write_register(dev, 0x34, 0x00); // GPIO2 POL
 128         pnp_write_register(dev, 0x35, 0xff); // GPIO3 DIR
 129         pnp_write_register(dev, 0x36, 0x00); // GPIO3 POL
 130         pnp_write_register(dev, 0x37, 0xe0); // GPIO4 DIR
 131         pnp_write_register(dev, 0x38, 0x00); // GPIO4 POL
 132         pnp_write_register(dev, 0x39, 0x80); // GPIO4 POL
 133
 134         pnp_exit_ext_func_mode(dev);
 135 }
 136
 137 static void rcba_config(void)
 138 {
 139         /* Set up virtual channel 0 */
 140         //RCBA32(0x0014) = 0x80000001;
 141         //RCBA32(0x001c) = 0x03128010;
 142
 143         /* Device 1f interrupt pin register */
 144         RCBA32(0x3100) = 0x00042220;
 145         /* Device 1d interrupt pin register */
 146         RCBA32(0x310c) = 0x00214321;
 147
 148         /* dev irq route register */
 149         RCBA16(0x3140) = 0x0232;
 150         RCBA16(0x3142) = 0x3246;
 151         RCBA16(0x3144) = 0x0237;
 152         RCBA16(0x3146) = 0x3201;
 153         RCBA16(0x3148) = 0x3216;
 154
 155         /* Enable IOAPIC */
 156         RCBA8(0x31ff) = 0x03;
 157
 158         /* Enable upper 128bytes of CMOS */
 159         RCBA32(0x3400) = (1 << 2);
 160
 161         /* Disable unused devices */
 162         RCBA32(0x3418) = FD_PCIE6 | FD_PCIE5 | FD_PCIE3 | FD_PCIE2 |
 163                          FD_INTLAN | FD_ACMOD | FD_HDAUD | FD_PATA;
 164         RCBA32(0x3418) |= (1 << 0); // Required.
 165
 166         /* Enable PCIe Root Port Clock Gate */
 167         // RCBA32(0x341c) = 0x00000001;
 168
 169         /* This should probably go into the ACPI OS Init trap */
 170
 171         /* Set up I/O Trap #0 for 0xfe00 (SMIC) */
 172         RCBA32(0x1e84) = 0x00020001;
 173         RCBA32(0x1e80) = 0x0000fe01;
 174
 175         /* Set up I/O Trap #3 for 0x800-0x80c (Trap) */
 176         RCBA32(0x1e9c) = 0x000200f0;
 177         RCBA32(0x1e98) = 0x000c0801;
 178 }
 179
 180 static void early_ich7_init(void)
 181 {
 182         uint8_t reg8;
 183         uint32_t reg32;
 184
 185         // program secondary mlt XXX byte?
 186         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 187
 188         // reset rtc power status
 189         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 190         reg8 &= ~(1 << 2);
 191         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 192
 193         // usb transient disconnect
 194         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 195         reg8 |= (3 << 0);
 196         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 197
 198         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 199         reg32 |= (1 << 29) | (1 << 17);
 200         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 201
 202         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 203         reg32 |= (1 << 31) | (1 << 27);
 204         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 205
 206         RCBA32(0x0088) = 0x0011d000;
 207         RCBA16(0x01fc) = 0x060f;
 208         RCBA32(0x01f4) = 0x86000040;
 209         RCBA32(0x0214) = 0x10030549;
 210         RCBA32(0x0218) = 0x00020504;
 211         RCBA8(0x0220) = 0xc5;
 212         reg32 = RCBA32(0x3410);
 213         reg32 |= (1 << 6);
 214         RCBA32(0x3410) = reg32;
 215         reg32 = RCBA32(0x3430);
 216         reg32 &= ~(3 << 0);
 217         reg32 |= (1 << 0);
 218         RCBA32(0x3430) = reg32;
 219         RCBA32(0x3418) |= (1 << 0);
 220         RCBA16(0x0200) = 0x2008;
 221         RCBA8(0x2027) = 0x0d;
 222         RCBA16(0x3e08) |= (1 << 7);
 223         RCBA16(0x3e48) |= (1 << 7);
 224         RCBA32(0x3e0e) |= (1 << 7);
 225         RCBA32(0x3e4e) |= (1 << 7);
 226
 227         // next step only on ich7m b0 and later:
 228         reg32 = RCBA32(0x2034);
 229         reg32 &= ~(0x0f << 16);
 230         reg32 |= (5 << 16);
 231         RCBA32(0x2034) = reg32;
 232 }
 233
 234 static void init_artec_dongle(void)
 235 {
 236         // Enable 4MB decoding
 237         outb(0xf1, 0x88);
 238         outb(0xf4, 0x88);
 239 }
 240
 241 #include <cbmem.h>
 242
 243 // Now, this needs to be included because it relies on the symbol
 244 // __PRE_RAM__ being set during CAR stage (in order to compile the
 245 // BSS free versions of the functions). Either rewrite the code
 246 // to be always BSS free, or invent a flag that's better suited than
 247 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 248 //
 249 #include "lib/cbmem.c"
 250
 251 void main(unsigned long bist)
 252 {
 253         u32 reg32;
 254         int boot_mode = 0;
 255
 256         if (bist == 0) {
 257                 enable_lapic();
 258         }
 259
 260         /* Force PCIRST# */
 261         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 262         udelay(200 * 1000);
 263         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 264
 265         ich7_enable_lpc();
 266         early_superio_config();
 267
 268         /* Set up the console */
 269         uart_init();
 270
 271 #if CONFIG_USBDEBUG
 272         i82801gx_enable_usbdebug(1);
 273         early_usbdebug_init();
 274 #endif
 275
 276         console_init();
 277
 278         /* Halt if there was a built in self test failure */
 279         report_bist_failure(bist);
 280
 281         if (MCHBAR16(SSKPD) == 0xCAFE) {
 282                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 283                 outb(0x6, 0xcf9);
 284                 while (1) asm("hlt");
 285         }
 286
 287         /* Perform some early chipset initialization required
 288          * before RAM initialization can work
 289          */
 290         i945_early_initialization();
 291
 292         /* This has to happen after i945_early_initialization() */
 293         init_artec_dongle();
 294
 295         /* Read PM1_CNT */
 296         reg32 = inl(DEFAULT_PMBASE + 0x04);
 297         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 298         if (((reg32 >> 10) & 7) == 5) {
 299 #if CONFIG_HAVE_ACPI_RESUME
 300                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 301                 boot_mode = 2;
 302                 /* Clear SLP_TYPE. This will break stage2 but
 303                  * we care for that when we get there.
 304                  */
 305                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 306
 307 #else
 308                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 309 #endif
 310         }
 311
 312         /* Enable SPD ROMs and DDR-II DRAM */
 313         enable_smbus();
 314
 315 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 316         dump_spd_registers();
 317 #endif
 318
 319         sdram_initialize(boot_mode);
 320
 321         /* Perform some initialization that must run before stage2 */
 322         early_ich7_init();
 323
 324         /* This should probably go away. Until now it is required
 325          * and mainboard specific
 326          */
 327         rcba_config();
 328
 329         /* Chipset Errata! */
 330         fixup_i945_errata();
 331
 332         /* Initialize the internal PCIe links before we go into stage2 */
 333         i945_late_initialization();
 334
 335 #if !CONFIG_HAVE_ACPI_RESUME
 336 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 337 #if CONFIG_DEBUG_RAM_SETUP
 338         sdram_dump_mchbar_registers();
 339
 340         {
 341                 /* This will not work if TSEG is in place! */
 342                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 343
 344                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 345                 ram_check(0x00000000, 0x000a0000);
 346                 ram_check(0x00100000, tom);
 347         }
 348 #endif
 349 #endif
 350 #endif
 351
 352         MCHBAR16(SSKPD) = 0xCAFE;
 353
 354 #if CONFIG_HAVE_ACPI_RESUME
 355         /* Start address of high memory tables */
 356         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 357
 358         /* If there is no high memory area, we didn't boot before, so
 359          * this is not a resume. In that case we just create the cbmem toc.
 360          */
 361         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 362                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 363
 364                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 365                  * through stage 2. We could keep stuff like stack and heap in high tables
 366                  * memory completely, but that's a wonderful clean up task for another
 367                  * day.
 368                  */
 369                 if (resume_backup_memory)
 370                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 371
 372                 /* Magic for S3 resume */
 373                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 374         }
 375 #endif
 376 }
 377