src/mainboard/pcengines/alix1c/mainboard.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
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   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
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  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <device/device.h>
  22 #include <device/pci.h>
  23 #include <device/pci_ids.h>
  24 #include <arch/io.h>
  25 #include <cpu/x86/msr.h>
  26 #include <cpu/amd/lxdef.h>
  27 #include "../../../southbridge/amd/cs5536/cs5536.h"
  28 #include "chip.h"
  29
  30 /* Print the platform configuration. */
  31 void print_conf(void) {
  32 #if DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
  33         int i;
  34         unsigned long iol;
  35         msr_t msr;
  36
  37         int cpu_msr_defs[] =  { CPU_BC_L2_CONF, CPU_IM_CONFIG,
  38                                                         CPU_DM_CONFIG0,  CPU_RCONF_DEFAULT,
  39                                                         CPU_RCONF_BYPASS, CPU_RCONF_A0_BF, CPU_RCONF_C0_DF, CPU_RCONF_E0_FF,
  40                                                         CPU_RCONF_SMM, CPU_RCONF_DMM, GLCP_DELAY_CONTROLS, GL_END
  41                                                         };
  42
  43         int gliu0_msr_defs[] = {MSR_GLIU0_BASE1, MSR_GLIU0_BASE2,  MSR_GLIU0_BASE4, MSR_GLIU0_BASE5, MSR_GLIU0_BASE6,
  44                                                          GLIU0_P2D_BMO_0, GLIU0_P2D_BMO_1, MSR_GLIU0_SYSMEM,
  45                                                          GLIU0_P2D_RO_0, GLIU0_P2D_RO_1, GLIU0_P2D_RO_2, MSR_GLIU0_SHADOW,
  46                                                          GLIU0_IOD_BM_0, GLIU0_IOD_BM_1, GLIU0_IOD_BM_2,
  47                                                          GLIU0_IOD_SC_0, GLIU0_IOD_SC_1, GLIU0_IOD_SC_2, GLIU0_IOD_SC_3, GLIU0_IOD_SC_4, GLIU0_IOD_SC_5,
  48                                                          GLIU0_GLD_MSR_COH, GL_END
  49                                                         };
  50
  51         int gliu1_msr_defs[] = {MSR_GLIU1_BASE1, MSR_GLIU1_BASE2, MSR_GLIU1_BASE3, MSR_GLIU1_BASE4, MSR_GLIU1_BASE5, MSR_GLIU1_BASE6,
  52                                                          MSR_GLIU1_BASE7, MSR_GLIU1_BASE8, MSR_GLIU1_BASE9, MSR_GLIU1_BASE10,
  53                                                          GLIU1_P2D_R_0, GLIU1_P2D_R_1, GLIU1_P2D_R_2, GLIU1_P2D_R_3, MSR_GLIU1_SHADOW,
  54                                                          GLIU1_IOD_BM_0, GLIU1_IOD_BM_1, GLIU1_IOD_BM_2,
  55                                                          GLIU1_IOD_SC_0, GLIU1_IOD_SC_1, GLIU1_IOD_SC_2, GLIU1_IOD_SC_3,
  56                                                          GLIU1_GLD_MSR_COH, GL_END
  57                                                         };
  58
  59         int rconf_msr[] = { CPU_RCONF0, CPU_RCONF1, CPU_RCONF2, CPU_RCONF3, CPU_RCONF4,
  60                                                 CPU_RCONF5, CPU_RCONF6, CPU_RCONF7, GL_END
  61                                                         };
  62
  63         int cs5536_msr[] = { MDD_LBAR_GPIO, MDD_LBAR_FLSH0, MDD_LBAR_FLSH1, MDD_LEG_IO, MDD_PIN_OPT,
  64                                                  MDD_IRQM_ZLOW, MDD_IRQM_ZHIGH, MDD_IRQM_PRIM, GL_END
  65                                                         };
  66
  67         int pci_msr[] = { GLPCI_CTRL, GLPCI_ARB, GLPCI_REN, GLPCI_A0_BF, GLPCI_C0_DF, GLPCI_E0_FF,
  68                                           GLPCI_RC0, GLPCI_RC1, GLPCI_RC2, GLPCI_RC3, GLPCI_ExtMSR, GLPCI_SPARE,
  69                                                  GL_END
  70                                                         };
  71
  72         int dma_msr[] =  { MDD_DMA_MAP, MDD_DMA_SHAD1, MDD_DMA_SHAD2, MDD_DMA_SHAD3, MDD_DMA_SHAD4,
  73                                                         MDD_DMA_SHAD5, MDD_DMA_SHAD6, MDD_DMA_SHAD7, MDD_DMA_SHAD8,
  74                                                         MDD_DMA_SHAD9, GL_END
  75                                                         };
  76
  77
  78         printk_debug("---------- CPU ------------\n");
  79
  80         for(i = 0; cpu_msr_defs[i] != GL_END; i++) {
  81                 msr = rdmsr(cpu_msr_defs[i]);
  82                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", cpu_msr_defs[i], msr.hi, msr.lo);
  83         }
  84
  85         printk_debug("---------- GLIU 0 ------------\n");
  86
  87         for(i = 0; gliu0_msr_defs[i] != GL_END; i++) {
  88                 msr = rdmsr(gliu0_msr_defs[i]);
  89                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", gliu0_msr_defs[i], msr.hi, msr.lo);
  90         }
  91
  92         printk_debug("---------- GLIU 1 ------------\n");
  93
  94         for(i = 0; gliu1_msr_defs[i] != GL_END; i++) {
  95                 msr = rdmsr(gliu1_msr_defs[i]);
  96                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", gliu1_msr_defs[i], msr.hi, msr.lo);
  97         }
  98
  99         printk_debug("---------- RCONF ------------\n");
 100
 101         for(i = 0; rconf_msr[i] != GL_END; i++) {
 102                 msr = rdmsr(rconf_msr[i]);
 103                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", rconf_msr[i], msr.hi, msr.lo);
 104         }
 105
 106         printk_debug("---------- VARIA ------------\n");
 107         msr = rdmsr(0x51300010);
 108         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51300010, msr.hi, msr.lo);
 109
 110         msr = rdmsr(0x51400015);
 111         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", 0x51400015, msr.hi, msr.lo);
 112
 113         printk_debug("---------- DIVIL IRQ ------------\n");
 114         msr = rdmsr(MDD_IRQM_YLOW);
 115         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YLOW, msr.hi, msr.lo);
 116         msr = rdmsr(MDD_IRQM_YHIGH);
 117         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_YHIGH, msr.hi, msr.lo);
 118         msr = rdmsr(MDD_IRQM_ZLOW);
 119         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZLOW, msr.hi, msr.lo);
 120         msr = rdmsr(MDD_IRQM_ZHIGH);
 121         printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", MDD_IRQM_ZHIGH, msr.hi, msr.lo);
 122
 123
 124         printk_debug("---------- PCI ------------\n");
 125
 126         for(i = 0; pci_msr[i] != GL_END; i++) {
 127                 msr = rdmsr(pci_msr[i]);
 128                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", pci_msr[i], msr.hi, msr.lo);
 129         }
 130
 131         printk_debug("---------- LPC/UART DMA ------------\n");
 132
 133         for(i = 0; dma_msr[i] != GL_END; i++) {
 134                 msr = rdmsr(dma_msr[i]);
 135                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", dma_msr[i], msr.hi, msr.lo);
 136         }
 137
 138         printk_debug("---------- CS5536 ------------\n");
 139
 140         for(i = 0; cs5536_msr[i] != GL_END; i++) {
 141                 msr = rdmsr(cs5536_msr[i]);
 142                 printk_debug("MSR 0x%08X is now 0x%08X:0x%08X\n", cs5536_msr[i], msr.hi, msr.lo);
 143         }
 144
 145         iol = inl(GPIOL_INPUT_ENABLE);
 146         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIOL_INPUT_ENABLE, iol);
 147         iol = inl(GPIOL_EVENTS_ENABLE);
 148         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIOL_EVENTS_ENABLE, iol);
 149         iol = inl(GPIOL_INPUT_INVERT_ENABLE);
 150         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIOL_INPUT_INVERT_ENABLE, iol);
 151         iol = inl(GPIO_MAPPER_X);
 152         printk_debug("IOR 0x%08X is now 0x%08X\n", GPIO_MAPPER_X, iol);
 153 #endif //DEFAULT_CONSOLE_LOGLEVEL >= BIOS_ERR
 154 }
 155
 156 static void init(struct device *dev)
 157 {
 158         printk_debug("ALIX1.C ENTER %s\n", __FUNCTION__);
 159         printk_debug("ALIX1.C EXIT %s\n", __FUNCTION__);
 160 }
 161
 162 static void enable_dev(struct device *dev)
 163 {
 164         dev->ops->init = init;
 165 }
 166
 167 struct chip_operations mainboard_pcengines_alix1c_ops = {
 168         CHIP_NAME("PC Engines ALIX1.C Mainboard")
 169         .enable_dev = enable_dev,
 170 };
 171