src/mainboard/pcengines/alix1c/Config.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2006-2007 Ronald G. Minnich <rminnich@gmail.com>
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; either version 2 of the License, or
   9 ## (at your option) any later version.
  10 ##
  11 ## This program is distributed in the hope that it will be useful,
  12 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ## GNU General Public License for more details.
  15 ##
  16 ## You should have received a copy of the GNU General Public License
  17 ## along with this program; if not, write to the Free Software
  18 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19 ##
  20
  21 ##
  22 ## Compute the location and size of where this firmware image
  23 ## (coreboot plus bootloader) will live in the boot rom chip.
  24 ##
  25 if USE_FALLBACK_IMAGE
  26         default ROM_SECTION_SIZE   = FALLBACK_SIZE
  27         default ROM_SECTION_OFFSET = ( ROM_SIZE - FALLBACK_SIZE )
  28 else
  29         default ROM_SECTION_SIZE   = ( ROM_SIZE - FALLBACK_SIZE )
  30         default ROM_SECTION_OFFSET = 0
  31 end
  32
  33 ##
  34 ## Compute the start location and size size of
  35 ## The coreboot bootloader.
  36 ##
  37 default CONFIG_ROM_PAYLOAD_START = (0xffffffff - ROM_SIZE + ROM_SECTION_OFFSET + 1)
  38 default PAYLOAD_SIZE            = ( ROM_SECTION_SIZE - ROM_IMAGE_SIZE )
  39
  40 ##
  41 ## Compute where this copy of coreboot will start in the boot rom
  42 ##
  43 default _ROMBASE      = ( CONFIG_ROM_PAYLOAD_START + PAYLOAD_SIZE )
  44
  45 ##
  46 ## Compute a range of ROM that can cached to speed up coreboot,
  47 ## execution speed.
  48 ##
  49 ## XIP_ROM_SIZE must be a power of 2.
  50 ## XIP_ROM_BASE must be a multiple of XIP_ROM_SIZE
  51 ##
  52 default XIP_ROM_SIZE=65536
  53 default XIP_ROM_BASE = ( _ROMBASE + ROM_IMAGE_SIZE - XIP_ROM_SIZE )
  54
  55 ##
  56 ## Set all of the defaults for an x86 architecture
  57 ##
  58
  59 arch i386 end
  60
  61 ##
  62 ## Build the objects we have code for in this directory.
  63 ##
  64
  65 driver mainboard.o
  66
  67 if HAVE_PIRQ_TABLE
  68         object irq_tables.o
  69 end
  70
  71 if USE_DCACHE_RAM
  72         #compile cache_as_ram.c to auto.inc
  73         makerule ./cache_as_ram_auto.inc
  74                         depends "$(MAINBOARD)/cache_as_ram_auto.c option_table.h"
  75                         action "$(CC) $(DISTRO_CFLAGS) -I$(TOP)/src -I. $(CPPFLAGS) $(MAINBOARD)/cache_as_ram_auto.c -Os -nostdinc -nostdlib -fno-builtin -Wall -c -S -o $@"
  76                         action "perl -e 's/.rodata/.rom.data/g' -pi $@"
  77                         action "perl -e 's/.text/.section .rom.text/g' -pi $@"
  78         end
  79 end
  80
  81
  82
  83 ##
  84 ## Build our 16 bit and 32 bit coreboot entry code
  85 ##
  86 mainboardinit cpu/x86/16bit/entry16.inc
  87 mainboardinit cpu/x86/32bit/entry32.inc
  88 ldscript /cpu/x86/16bit/entry16.lds
  89 ldscript /cpu/x86/32bit/entry32.lds
  90
  91 ##
  92 ## Build our reset vector (This is where coreboot is entered)
  93 ##
  94 if USE_FALLBACK_IMAGE
  95         mainboardinit cpu/x86/16bit/reset16.inc
  96         ldscript /cpu/x86/16bit/reset16.lds
  97 else
  98         mainboardinit cpu/x86/32bit/reset32.inc
  99         ldscript /cpu/x86/32bit/reset32.lds
 100 end
 101
 102 ### Should this be in the northbridge code?
 103 mainboardinit arch/i386/lib/cpu_reset.inc
 104
 105 ##
 106 ## Include an id string (For safe flashing)
 107 ##
 108 mainboardinit arch/i386/lib/id.inc
 109 ldscript /arch/i386/lib/id.lds
 110
 111 ###
 112 ### This is the early phase of coreboot startup
 113 ### Things are delicate and we test to see if we should
 114 ### failover to another image.
 115 ###
 116 if USE_FALLBACK_IMAGE
 117         ldscript /arch/i386/lib/failover.lds
 118 #       mainboardinit ./failover.inc
 119 end
 120
 121 ###
 122 ### O.k. We aren't just an intermediary anymore!
 123 ###
 124
 125 ##
 126 ## Setup RAM
 127 ##
 128 mainboardinit cpu/x86/fpu/enable_fpu.inc
 129
 130 if USE_DCACHE_RAM
 131         mainboardinit cpu/amd/model_lx/cache_as_ram.inc
 132         mainboardinit ./cache_as_ram_auto.inc
 133 end
 134
 135 ##
 136 ## Include the secondary Configuration files
 137 ##
 138 dir /pc80
 139 config chip.h
 140
 141 chip northbridge/amd/lx
 142         device pci_domain 0 on
 143                 device pci 1.0 on end
 144                 device pci 1.1 on end
 145                 chip southbridge/amd/cs5536
 146                         # IRQ 12 and 1 unmasked,  Keyboard and Mouse IRQs. OK
 147                         # SIRQ Mode = Active(Quiet) mode. Save power....
 148                         # Invert mask = IRQ 12 and 1 are active high. Keyboard and Mouse IRQs. OK
 149                         # How to get these? Boot linux and do this:
 150                         # rdmsr 0x51400025
 151                         register "lpc_serirq_enable" = "0x000010da"
 152                         # rdmsr 0x5140004e -- polairy is high 16 bits of low 32 bits
 153                         register "lpc_serirq_polarity" = "0x0000EF25"
 154                         # mode is high 10 bits (determined from code)
 155                         register "lpc_serirq_mode" = "1"
 156                         # Don't yet know how to find this.
 157                         register "enable_gpio_int_route" = "0x0D0C0700"
 158                         register "enable_ide_nand_flash" = "0" # 0:ide mode, 1:flash
 159                         register "enable_USBP4_device" = "0"    #0: host, 1:device
 160                         register "enable_USBP4_overcurrent" = "0" #0:off, xxxx:overcurrent setting CS5536 Data Book (pages 380-381)
 161                         register "com1_enable" = "0"
 162                         register "com1_address" = "0x3F8"
 163                         register "com1_irq" = "4"
 164                         register "com2_enable" = "0"
 165                         register "com2_address" = "0x2F8"
 166                         register "com2_irq" = "3"
 167                         register "unwanted_vpci[0]" = "0"       # End of list has a zero
 168                                 device pci f.0 on       # ISA Bridge
 169                                 chip superio/winbond/w83627hf
 170                                         device pnp 2e.0 off #  Floppy
 171                                                 io 0x60 = 0x3f0
 172                                                 irq 0x70 = 6
 173                                                 drq 0x74 = 2
 174                                         end
 175                                         device pnp 2e.1 on #  Parallel Port
 176                                                 io 0x60 = 0x378
 177                                                 irq 0x70 = 7
 178                                         end
 179                                         device pnp 2e.2 on #  Com1
 180                                                 io 0x60 = 0x3f8
 181                                                 irq 0x70 = 4
 182                                         end
 183                                         device pnp 2e.3 on #  Com2
 184                                                 io 0x60 = 0x2f8
 185                                                 irq 0x70 = 3
 186                                         end
 187                                         device pnp 2e.5 on #  Keyboard
 188                                                 io 0x60 = 0x60
 189                                                 io 0x62 = 0x64
 190                                                 irq 0x70 = 1
 191                                                 irq 0x72 = 12
 192                                         end
 193                                         device pnp 2e.6 off #  CIR
 194                                                 io 0x60 = 0x100
 195                                         end
 196                                         device pnp 2e.7 off #  GAME_MIDI_GIPO1
 197                                                 io 0x60 = 0x220
 198                                                 io 0x62 = 0x300
 199                                                 irq 0x70 = 9
 200                                         end
 201                                         device pnp 2e.8 on end #  GPIO2
 202                                         device pnp 2e.9 on end #  GPIO3
 203                                         device pnp 2e.a on end #  ACPI
 204                                         device pnp 2e.b on #  HW Monitor
 205                                                 io 0x60 = 0x290
 206                                                 irq 0x70 = 5
 207                                         end
 208                                 end
 209                         end
 210                         device pci f.1 on end   # Flash controller
 211                         device pci f.2 on end   # IDE controller
 212                                 device pci f.3 on end   # Audio
 213                                 device pci f.4 on end   # OHCI
 214                         device pci f.5 on end   # EHCI
 215                 end
 216         end
 217
 218         # APIC cluster is late CPU init.
 219         device apic_cluster 0 on
 220                 chip cpu/amd/model_lx
 221                         device apic 0 on end
 222                 end
 223         end
 224
 225 end
 226