src/mainboard/nvidia/l1_2pvv/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define RAMINIT_SYSINFO 1
  23
  24 #define K8_ALLOCATE_IO_RANGE 1
  25
  26 #define QRANK_DIMM_SUPPORT 1
  27
  28 #if CONFIG_LOGICAL_CPUS==1
  29 #define SET_NB_CFG_54 1
  30 #endif
  31
  32 //used by init_cpus and fidvid
  33 #define K8_SET_FIDVID 0
  34 //if we want to wait for core1 done before DQS training, set it to 0
  35 #define K8_SET_FIDVID_CORE0_ONLY 1
  36
  37 #if CONFIG_K8_REV_F_SUPPORT == 1
  38 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  39 #endif
  40
  41 #define DBGP_DEFAULT 7
  42
  43 #include <stdint.h>
  44 #include <string.h>
  45 #include <device/pci_def.h>
  46 #include <device/pci_ids.h>
  47 #include <arch/io.h>
  48 #include <device/pnp_def.h>
  49 #include <arch/romcc_io.h>
  50 #include <cpu/x86/lapic.h>
  51 #include "option_table.h"
  52 #include "pc80/mc146818rtc_early.c"
  53
  54 #include "pc80/serial.c"
  55 #include "arch/i386/lib/console.c"
  56 #if CONFIG_USBDEBUG_DIRECT
  57 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  58 #include "pc80/usbdebug_direct_serial.c"
  59 #endif
  60 #include "lib/ramtest.c"
  61
  62 #include <cpu/amd/model_fxx_rev.h>
  63
  64 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  65 #include "northbridge/amd/amdk8/raminit.h"
  66 #include "cpu/amd/model_fxx/apic_timer.c"
  67 #include "lib/delay.c"
  68
  69 #include "cpu/x86/lapic/boot_cpu.c"
  70 #include "northbridge/amd/amdk8/reset_test.c"
  71 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  72 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  73
  74 #include "cpu/x86/bist.h"
  75
  76 #include "northbridge/amd/amdk8/debug.c"
  77
  78 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  79
  80 #include "northbridge/amd/amdk8/setup_resource_map.c"
  81
  82 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  83
  84 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  85
  86 static void memreset_setup(void)
  87 {
  88 }
  89
  90 static void memreset(int controllers, const struct mem_controller *ctrl)
  91 {
  92 }
  93
  94 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  95 {
  96         /* nothing to do */
  97 }
  98
  99 static inline int spd_read_byte(unsigned device, unsigned address)
 100 {
 101         return smbus_read_byte(device, address);
 102 }
 103
 104 #include "northbridge/amd/amdk8/amdk8_f.h"
 105 #include "northbridge/amd/amdk8/coherent_ht.c"
 106
 107 #include "northbridge/amd/amdk8/incoherent_ht.c"
 108
 109 #include "northbridge/amd/amdk8/raminit_f.c"
 110
 111 #include "lib/generic_sdram.c"
 112
 113 #include "resourcemap.c"
 114
 115 #include "cpu/amd/dualcore/dualcore.c"
 116
 117 #define MCP55_NUM 2
 118 #define MCP55_USE_NIC 1
 119 #define MCP55_USE_AZA 1
 120
 121 #define MCP55_PCI_E_X_0 2
 122 #define MCP55_PCI_E_X_1 4
 123
 124 #define MCP55_MB_SETUP \
 125         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 126         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 127         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 128         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 129         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 130         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 131
 132 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 133 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 134
 135 #include "cpu/amd/car/copy_and_run.c"
 136
 137 #include "cpu/amd/car/post_cache_as_ram.c"
 138
 139 #include "cpu/amd/model_fxx/init_cpus.c"
 140
 141 #include "cpu/amd/model_fxx/fidvid.c"
 142
 143 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 144 #include "northbridge/amd/amdk8/early_ht.c"
 145
 146 static void sio_setup(void)
 147 {
 148
 149         unsigned value;
 150         uint32_t dword;
 151         uint8_t byte;
 152
 153         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 154         byte |= 0x20;
 155         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 156
 157         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 158         dword |= (1<<0);
 159         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 160
 161         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 162         dword |= (1<<16);
 163         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 164
 165 }
 166
 167 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 168 {
 169         static const uint16_t spd_addr [] = {
 170                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 171                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 172 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 173                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 174                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 175 #endif
 176         };
 177
 178         struct sys_info *sysinfo = (CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 179
 180         int needs_reset = 0;
 181         unsigned bsp_apicid = 0;
 182
 183         if (!cpu_init_detectedx && boot_cpu()) {
 184                 /* Nothing special needs to be done to find bus 0 */
 185                 /* Allow the HT devices to be found */
 186
 187                 enumerate_ht_chain();
 188
 189                 sio_setup();
 190
 191                 /* Setup the mcp55 */
 192                 mcp55_enable_rom();
 193         }
 194
 195         if (bist == 0) {
 196                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 197         }
 198
 199         pnp_enter_ext_func_mode(SERIAL_DEV);
 200         pnp_write_config(SERIAL_DEV, 0x24, 0);
 201         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 202         pnp_exit_ext_func_mode(SERIAL_DEV);
 203
 204         setup_mb_resource_map();
 205
 206         uart_init();
 207
 208         /* Halt if there was a built in self test failure */
 209         report_bist_failure(bist);
 210
 211 #if CONFIG_USBDEBUG_DIRECT
 212         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 213         early_usbdebug_direct_init();
 214 #endif
 215         console_init();
 216         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 217
 218         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\r\n");
 219
 220 #if CONFIG_MEM_TRAIN_SEQ == 1
 221         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 222 #endif
 223         setup_coherent_ht_domain(); // routing table and start other core0
 224
 225         wait_all_core0_started();
 226 #if CONFIG_LOGICAL_CPUS==1
 227         // It is said that we should start core1 after all core0 launched
 228         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 229          * So here need to make sure last core0 is started, esp for two way system,
 230          * (there may be apic id conflicts in that case)
 231          */
 232         start_other_cores();
 233         wait_all_other_cores_started(bsp_apicid);
 234 #endif
 235
 236         /* it will set up chains and store link pair for optimization later */
 237         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 238
 239 #if K8_SET_FIDVID == 1
 240
 241         {
 242                 msr_t msr;
 243                 msr=rdmsr(0xc0010042);
 244                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 245
 246         }
 247
 248         enable_fid_change();
 249
 250         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 251
 252         init_fidvid_bsp(bsp_apicid);
 253
 254         // show final fid and vid
 255         {
 256                 msr_t msr;
 257                 msr=rdmsr(0xc0010042);
 258                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 259
 260         }
 261 #endif
 262
 263         needs_reset |= optimize_link_coherent_ht();
 264         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 265         needs_reset |= mcp55_early_setup_x();
 266
 267         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 268         if (needs_reset) {
 269                 print_info("ht reset -\r\n");
 270                 soft_reset();
 271         }
 272         allow_all_aps_stop(bsp_apicid);
 273
 274         //It's the time to set ctrl in sysinfo now;
 275         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 276
 277         enable_smbus();
 278
 279         memreset_setup();
 280
 281         //do we need apci timer, tsc...., only debug need it for better output
 282         /* all ap stopped? */
 283 //      init_timer(); // Need to use TMICT to synconize FID/VID
 284
 285         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 286
 287         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 288
 289 }
 290