src/mainboard/nvidia/l1_2pvv/mptable.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #include <console/console.h>
  23 #include <arch/smp/mpspec.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <stdint.h>
  27
  28 #include <cpu/amd/amdk8_sysconf.h>
  29
  30 #include "mb_sysconf.h"
  31
  32
  33
  34 static void *smp_write_config_table(void *v)
  35 {
  36         static const char sig[4] = "PCMP";
  37         static const char oem[8] = "COREBOOT";
  38         static const char productid[12] = "L1_2PVV     ";
  39         struct mp_config_table *mc;
  40         struct mb_sysconf_t *m;
  41         unsigned sbdn;
  42
  43         int i,j;
  44         unsigned char apicpin[4];
  45
  46         mc = (void *)(((char *)v) + SMP_FLOATING_TABLE_LEN);
  47         memset(mc, 0, sizeof(*mc));
  48
  49         memcpy(mc->mpc_signature, sig, sizeof(sig));
  50         mc->mpc_length = sizeof(*mc); /* initially just the header */
  51         mc->mpc_spec = 0x04;
  52         mc->mpc_checksum = 0; /* not yet computed */
  53         memcpy(mc->mpc_oem, oem, sizeof(oem));
  54         memcpy(mc->mpc_productid, productid, sizeof(productid));
  55         mc->mpc_oemptr = 0;
  56         mc->mpc_oemsize = 0;
  57         mc->mpc_entry_count = 0; /* No entries yet... */
  58         mc->mpc_lapic = LAPIC_ADDR;
  59         mc->mpe_length = 0;
  60         mc->mpe_checksum = 0;
  61         mc->reserved = 0;
  62
  63         smp_write_processors(mc);
  64
  65         get_bus_conf();
  66         sbdn = sysconf.sbdn;
  67         m = sysconf.mb;
  68
  69 /*Bus:          Bus ID  Type*/
  70        /* define bus and isa numbers */
  71         for (j = 0; j < 256 ; j++) {
  72                 if (m->bus_type[j])
  73                          smp_write_bus(mc, j, "PCI   ");
  74         }
  75         smp_write_bus(mc, m->bus_isa, "ISA   ");
  76
  77 /*I/O APICs:    APIC ID Version State           Address*/
  78         {
  79                 device_t dev;
  80                 struct resource *res;
  81                 uint32_t dword;
  82
  83                 dev = dev_find_slot(m->bus_mcp55, PCI_DEVFN(sbdn+ 0x1,0));
  84                 if (dev) {
  85                         res = find_resource(dev, PCI_BASE_ADDRESS_1);
  86                         if (res)
  87                                 smp_write_ioapic(mc, m->apicid_mcp55, 0x11, res->base);
  88
  89                 /* Initialize interrupt mapping*/
  90                         dword = pci_read_config32(dev, 0x74);
  91                         dword &= ~(1<<15);
  92                         dword |= 1<<2;
  93                         pci_write_config32(dev, 0x74, dword);
  94
  95                         dword = 0x43c6c643;
  96                         pci_write_config32(dev, 0x7c, dword);
  97
  98                         dword = 0x81001a00;
  99                         pci_write_config32(dev, 0x80, dword);
 100
 101                         dword = 0xd00012d2;
 102                         pci_write_config32(dev, 0x84, dword);
 103
 104                 }
 105
 106             if (m->bus_mcp55b) {
 107                 dev = dev_find_slot(m->bus_mcp55b, PCI_DEVFN(m->sbdnb + 0x1,0));
 108                 if (dev) {
 109                         res = find_resource(dev, PCI_BASE_ADDRESS_1);
 110                         if (res)
 111                                 smp_write_ioapic(mc, m->apicid_mcp55b, 0x11, res->base);
 112
 113                         dword = 0x43c60000;
 114                         pci_write_config32(dev, 0x7c, dword);
 115
 116                         dword = 0x81000000;
 117                         pci_write_config32(dev, 0x80, dword);
 118
 119                         dword = 0xd00002d0;
 120                         pci_write_config32(dev, 0x84, dword);
 121
 122                 }
 123
 124             }
 125
 126         }
 127
 128         mptable_add_isa_interrupts(mc, m->bus_isa, m->apicid_mcp55, 0);
 129
 130         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+1)<<2)|1, m->apicid_mcp55, 0xa); // 10
 131
 132         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+2)<<2)|0, m->apicid_mcp55, 0x16); // 22
 133
 134         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+2)<<2)|1, m->apicid_mcp55, 0x17); // 23
 135
 136         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+6)<<2)|1, m->apicid_mcp55, 0x17); // 23
 137
 138         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+5)<<2)|0, m->apicid_mcp55, 0x14); // 20
 139         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+5)<<2)|1, m->apicid_mcp55, 0x17); // 23
 140         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+5)<<2)|2, m->apicid_mcp55, 0x15); // 21
 141
 142         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+8)<<2)|0, m->apicid_mcp55, 0x16); // 22
 143         smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55, ((sbdn+9)<<2)|0, m->apicid_mcp55, 0x15); // 21
 144
 145 //Slot PCIE
 146         for (j = 2; j < 8; j++) {
 147                 device_t dev;
 148                 dev = dev_find_slot(m->bus_mcp55, PCI_DEVFN(sbdn + 0x0a + j - 2 , 0));
 149                 if (!dev || !dev->enabled)
 150                         continue;
 151                 for (i = 0; i < 4; i++)
 152                         apicpin[i] = 0x10 + (2+j+i+4-sbdn%4)%4;
 153                 smp_write_intsrc_pci_bridge(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, dev, m->apicid_mcp55, apicpin);
 154         }
 155
 156 //Slot PCI 32
 157         {
 158                 device_t dev;
 159                 dev = dev_find_slot(m->bus_mcp55, PCI_DEVFN(sbdn + 6 , 0));
 160                 if (dev && dev->enabled) {
 161                         for (i = 0; i < 4; i++)
 162                                 apicpin[i] = 0x10 + (2+i)%4;
 163                         smp_write_intsrc_pci_bridge(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, dev, m->apicid_mcp55, apicpin);
 164                 }
 165         }
 166
 167         if (m->bus_mcp55b) {
 168                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+5)<<2)|0, m->apicid_mcp55b, 0x14); // 20
 169                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+5)<<2)|1, m->apicid_mcp55b, 0x17); // 23
 170                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+5)<<2)|2, m->apicid_mcp55b, 0x15); // 21
 171
 172                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+8)<<2)|0, m->apicid_mcp55b, 0x16); // 22
 173                 smp_write_intsrc(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, m->bus_mcp55b, ((m->sbdnb+9)<<2)|0, m->apicid_mcp55b, 0x15); // 21
 174
 175
 176         //Slot  PCIE
 177                 for (j = 2; j < 8; j++) {
 178                         device_t dev;
 179                         dev = dev_find_slot(m->bus_mcp55b, PCI_DEVFN(m->sbdnb + 0x0a + j - 2 , 0));
 180                         if (!dev || !dev->enabled)
 181                                 continue;
 182                         for (i = 0; i < 4; i++) {
 183                                 apicpin[i] = 0x10 + (2+j+i+4-m->sbdnb%4)%4;
 184                         }
 185                         smp_write_intsrc_pci_bridge(mc, mp_INT, MP_IRQ_TRIGGER_LEVEL|MP_IRQ_POLARITY_LOW, dev, m->apicid_mcp55b, apicpin);
 186                 }
 187
 188         }
 189
 190 /*Local Ints:   Type    Polarity    Trigger     Bus ID   IRQ    APIC ID PIN#*/
 191         smp_write_intsrc(mc, mp_ExtINT, MP_IRQ_TRIGGER_EDGE|MP_IRQ_POLARITY_HIGH, m->bus_isa, 0x0, MP_APIC_ALL, 0x0);
 192         smp_write_intsrc(mc, mp_NMI, MP_IRQ_TRIGGER_EDGE|MP_IRQ_POLARITY_HIGH, m->bus_isa, 0x0, MP_APIC_ALL, 0x1);
 193         /* There is no extension information... */
 194
 195         /* Compute the checksums */
 196         mc->mpe_checksum = smp_compute_checksum(smp_next_mpc_entry(mc), mc->mpe_length);
 197         mc->mpc_checksum = smp_compute_checksum(mc, mc->mpc_length);
 198         printk(BIOS_DEBUG, "Wrote the mp table end at: %p - %p\n",
 199                 mc, smp_next_mpe_entry(mc));
 200         return smp_next_mpe_entry(mc);
 201 }
 202
 203 unsigned long write_smp_table(unsigned long addr)
 204 {
 205         void *v;
 206         v = smp_write_floating_table(addr);
 207         return (unsigned long)smp_write_config_table(v);
 208 }