src/mainboard/newisys/khepri/resourcemap.c

   1 /*
   2  * Resource map for Newisys Khepri
   3  *
   4  */
   5
   6 #define LDT0 0
   7 #define LDT1 1
   8 #define LDT2 2
   9
  10 /* Khepri has the I/O hub connected to Link1 */
  11 #define SB_LINK LDT1
  12
  13 static void setup_khepri_resource_map(void)
  14 {
  15         static const unsigned int register_values[] = {
  16         /* Careful set limit registers before base registers which contain the enables */
  17         /* DRAM Limit i Registers
  18          * F1:0x44 i = 0
  19          * F1:0x4C i = 1
  20          * F1:0x54 i = 2
  21          * F1:0x5C i = 3
  22          * F1:0x64 i = 4
  23          * F1:0x6C i = 5
  24          * F1:0x74 i = 6
  25          * F1:0x7C i = 7
  26          * [ 2: 0] Destination Node ID
  27          *         000 = Node 0
  28          *         001 = Node 1
  29          *         010 = Node 2
  30          *         011 = Node 3
  31          *         100 = Node 4
  32          *         101 = Node 5
  33          *         110 = Node 6
  34          *         111 = Node 7
  35          * [ 7: 3] Reserved
  36          * [10: 8] Interleave select
  37          *         specifies the values of A[14:12] to use with interleave enable.
  38          * [15:11] Reserved
  39          * [31:16] DRAM Limit Address i Bits 39-24
  40          *         This field defines the upper address bits of a 40 bit  address
  41          *         that define the end of the DRAM region.
  42          */
  43         PCI_ADDR(0, 0x18, 1, 0x44), 0x0000f8f8, 0x00000000,
  44         PCI_ADDR(0, 0x18, 1, 0x4C), 0x0000f8f8, 0x00000001,
  45         PCI_ADDR(0, 0x18, 1, 0x54), 0x0000f8f8, 0x00000002,
  46         PCI_ADDR(0, 0x18, 1, 0x5C), 0x0000f8f8, 0x00000003,
  47         PCI_ADDR(0, 0x18, 1, 0x64), 0x0000f8f8, 0x00000004,
  48         PCI_ADDR(0, 0x18, 1, 0x6C), 0x0000f8f8, 0x00000005,
  49         PCI_ADDR(0, 0x18, 1, 0x74), 0x0000f8f8, 0x00000006,
  50         PCI_ADDR(0, 0x18, 1, 0x7C), 0x0000f8f8, 0x00000007,
  51         /* DRAM Base i Registers
  52          * F1:0x40 i = 0
  53          * F1:0x48 i = 1
  54          * F1:0x50 i = 2
  55          * F1:0x58 i = 3
  56          * F1:0x60 i = 4
  57          * F1:0x68 i = 5
  58          * F1:0x70 i = 6
  59          * F1:0x78 i = 7
  60          * [ 0: 0] Read Enable
  61          *         0 = Reads Disabled
  62          *         1 = Reads Enabled
  63          * [ 1: 1] Write Enable
  64          *         0 = Writes Disabled
  65          *         1 = Writes Enabled
  66          * [ 7: 2] Reserved
  67          * [10: 8] Interleave Enable
  68          *         000 = No interleave
  69          *         001 = Interleave on A[12] (2 nodes)
  70          *         010 = reserved
  71          *         011 = Interleave on A[12] and A[14] (4 nodes)
  72          *         100 = reserved
  73          *         101 = reserved
  74          *         110 = reserved
  75          *         111 = Interleve on A[12] and A[13] and A[14] (8 nodes)
  76          * [15:11] Reserved
  77          * [13:16] DRAM Base Address i Bits 39-24
  78          *         This field defines the upper address bits of a 40-bit address
  79          *         that define the start of the DRAM region.
  80          */
  81         PCI_ADDR(0, 0x18, 1, 0x40), 0x0000f8fc, 0x00000000,
  82         PCI_ADDR(0, 0x18, 1, 0x48), 0x0000f8fc, 0x00000000,
  83         PCI_ADDR(0, 0x18, 1, 0x50), 0x0000f8fc, 0x00000000,
  84         PCI_ADDR(0, 0x18, 1, 0x58), 0x0000f8fc, 0x00000000,
  85         PCI_ADDR(0, 0x18, 1, 0x60), 0x0000f8fc, 0x00000000,
  86         PCI_ADDR(0, 0x18, 1, 0x68), 0x0000f8fc, 0x00000000,
  87         PCI_ADDR(0, 0x18, 1, 0x70), 0x0000f8fc, 0x00000000,
  88         PCI_ADDR(0, 0x18, 1, 0x78), 0x0000f8fc, 0x00000000,
  89
  90         /* Memory-Mapped I/O Limit i Registers
  91          * F1:0x84 i = 0
  92          * F1:0x8C i = 1
  93          * F1:0x94 i = 2
  94          * F1:0x9C i = 3
  95          * F1:0xA4 i = 4
  96          * F1:0xAC i = 5
  97          * F1:0xB4 i = 6
  98          * F1:0xBC i = 7
  99          * [ 2: 0] Destination Node ID
 100          *         000 = Node 0
 101          *         001 = Node 1
 102          *         010 = Node 2
 103          *         011 = Node 3
 104          *         100 = Node 4
 105          *         101 = Node 5
 106          *         110 = Node 6
 107          *         111 = Node 7
 108          * [ 3: 3] Reserved
 109          * [ 5: 4] Destination Link ID
 110          *         00 = Link 0
 111          *         01 = Link 1
 112          *         10 = Link 2
 113          *         11 = Reserved
 114          * [ 6: 6] Reserved
 115          * [ 7: 7] Non-Posted
 116          *         0 = CPU writes may be posted
 117          *         1 = CPU writes must be non-posted
 118          * [31: 8] Memory-Mapped I/O Limit Address i (39-16)
 119          *         This field defines the upp adddress bits of a 40-bit address that
 120          *         defines the end of a memory-mapped I/O region n
 121          */
 122         PCI_ADDR(0, 0x18, 1, 0x84), 0x00000048, 0x00000000,
 123         PCI_ADDR(0, 0x18, 1, 0x8C), 0x00000048, 0x00000000,
 124         PCI_ADDR(0, 0x18, 1, 0x94), 0x00000048, 0x00000000,
 125         PCI_ADDR(0, 0x18, 1, 0x9C), 0x00000048, 0x00000000,
 126         PCI_ADDR(0, 0x18, 1, 0xA4), 0x00000048, 0x00000000,
 127         PCI_ADDR(0, 0x18, 1, 0xAC), 0x00000048, 0x00000000,
 128         PCI_ADDR(0, 0x18, 1, 0xB4), 0x00000048, 0x00000000,
 129         PCI_ADDR(0, 0x18, 1, 0xBC), 0x00000048, 0x00ffff00 | (SB_LINK<<4),
 130
 131         /* Memory-Mapped I/O Base i Registers
 132          * F1:0x80 i = 0
 133          * F1:0x88 i = 1
 134          * F1:0x90 i = 2
 135          * F1:0x98 i = 3
 136          * F1:0xA0 i = 4
 137          * F1:0xA8 i = 5
 138          * F1:0xB0 i = 6
 139          * F1:0xB8 i = 7
 140          * [ 0: 0] Read Enable
 141          *         0 = Reads disabled
 142          *         1 = Reads Enabled
 143          * [ 1: 1] Write Enable
 144          *         0 = Writes disabled
 145          *         1 = Writes Enabled
 146          * [ 2: 2] Cpu Disable
 147          *         0 = Cpu can use this I/O range
 148          *         1 = Cpu requests do not use this I/O range
 149          * [ 3: 3] Lock
 150          *         0 = base/limit registers i are read/write
 151          *         1 = base/limit registers i are read-only
 152          * [ 7: 4] Reserved
 153          * [31: 8] Memory-Mapped I/O Base Address i (39-16)
 154          *         This field defines the upper address bits of a 40bit address
 155          *         that defines the start of memory-mapped I/O region i
 156          */
 157         PCI_ADDR(0, 0x18, 1, 0x80), 0x000000f0, 0x00000000,
 158         PCI_ADDR(0, 0x18, 1, 0x88), 0x000000f0, 0x00000000,
 159         PCI_ADDR(0, 0x18, 1, 0x90), 0x000000f0, 0x00000000,
 160         PCI_ADDR(0, 0x18, 1, 0x98), 0x000000f0, 0x00000000,
 161         PCI_ADDR(0, 0x18, 1, 0xA0), 0x000000f0, 0x00000000,
 162         PCI_ADDR(0, 0x18, 1, 0xA8), 0x000000f0, 0x00000000,
 163         PCI_ADDR(0, 0x18, 1, 0xB0), 0x000000f0, 0x00000000,
 164         PCI_ADDR(0, 0x18, 1, 0xB8), 0x000000f0, 0x00fc0003,
 165
 166         /* PCI I/O Limit i Registers
 167          * F1:0xC4 i = 0
 168          * F1:0xCC i = 1
 169          * F1:0xD4 i = 2
 170          * F1:0xDC i = 3
 171          * [ 2: 0] Destination Node ID
 172          *         000 = Node 0
 173          *         001 = Node 1
 174          *         010 = Node 2
 175          *         011 = Node 3
 176          *         100 = Node 4
 177          *         101 = Node 5
 178          *         110 = Node 6
 179          *         111 = Node 7
 180          * [ 3: 3] Reserved
 181          * [ 5: 4] Destination Link ID
 182          *         00 = Link 0
 183          *         01 = Link 1
 184          *         10 = Link 2
 185          *         11 = reserved
 186          * [11: 6] Reserved
 187          * [24:12] PCI I/O Limit Address i
 188          *         This field defines the end of PCI I/O region n
 189          * [31:25] Reserved
 190          */
 191         PCI_ADDR(0, 0x18, 1, 0xC4), 0xFE000FC8, 0x01fff000 | (SB_LINK<<4),
 192         PCI_ADDR(0, 0x18, 1, 0xCC), 0xFE000FC8, 0x00000000,
 193         PCI_ADDR(0, 0x18, 1, 0xD4), 0xFE000FC8, 0x00000000,
 194         PCI_ADDR(0, 0x18, 1, 0xDC), 0xFE000FC8, 0x00000000,
 195
 196         /* PCI I/O Base i Registers
 197          * F1:0xC0 i = 0
 198          * F1:0xC8 i = 1
 199          * F1:0xD0 i = 2
 200          * F1:0xD8 i = 3
 201          * [ 0: 0] Read Enable
 202          *         0 = Reads Disabled
 203          *         1 = Reads Enabled
 204          * [ 1: 1] Write Enable
 205          *         0 = Writes Disabled
 206          *         1 = Writes Enabled
 207          * [ 3: 2] Reserved
 208          * [ 4: 4] VGA Enable
 209          *         0 = VGA matches Disabled
 210          *         1 = matches all address < 64K and where A[9:0] is in the
 211          *             range 3B0-3BB or 3C0-3DF independen of the base & limit registers
 212          * [ 5: 5] ISA Enable
 213          *         0 = ISA matches Disabled
 214          *         1 = Blocks address < 64K and in the last 768 bytes of eack 1K block
 215          *             from matching agains this base/limit pair
 216          * [11: 6] Reserved
 217          * [24:12] PCI I/O Base i
 218          *         This field defines the start of PCI I/O region n
 219          * [31:25] Reserved
 220          */
 221         PCI_ADDR(0, 0x18, 1, 0xC0), 0xFE000FCC, 0x00000003,
 222         PCI_ADDR(0, 0x18, 1, 0xC8), 0xFE000FCC, 0x00000000,
 223         PCI_ADDR(0, 0x18, 1, 0xD0), 0xFE000FCC, 0x00000000,
 224         PCI_ADDR(0, 0x18, 1, 0xD8), 0xFE000FCC, 0x00000000,
 225
 226         /* Config Base and Limit i Registers
 227          * F1:0xE0 i = 0
 228          * F1:0xE4 i = 1
 229          * F1:0xE8 i = 2
 230          * F1:0xEC i = 3
 231          * [ 0: 0] Read Enable
 232          *         0 = Reads Disabled
 233          *         1 = Reads Enabled
 234          * [ 1: 1] Write Enable
 235          *         0 = Writes Disabled
 236          *         1 = Writes Enabled
 237          * [ 2: 2] Device Number Compare Enable
 238          *         0 = The ranges are based on bus number
 239          *         1 = The ranges are ranges of devices on bus 0
 240          * [ 3: 3] Reserved
 241          * [ 6: 4] Destination Node
 242          *         000 = Node 0
 243          *         001 = Node 1
 244          *         010 = Node 2
 245          *         011 = Node 3
 246          *         100 = Node 4
 247          *         101 = Node 5
 248          *         110 = Node 6
 249          *         111 = Node 7
 250          * [ 7: 7] Reserved
 251          * [ 9: 8] Destination Link
 252          *         00 = Link 0
 253          *         01 = Link 1
 254          *         10 = Link 2
 255          *         11 - Reserved
 256          * [15:10] Reserved
 257          * [23:16] Bus Number Base i
 258          *         This field defines the lowest bus number in configuration region i
 259          * [31:24] Bus Number Limit i
 260          *         This field defines the highest bus number in configuration regin i
 261          */
 262         PCI_ADDR(0, 0x18, 1, 0xE0), 0x0000FC88, 0xff000003|(SB_LINK<<8),
 263         PCI_ADDR(0, 0x18, 1, 0xE4), 0x0000FC88, 0x00000000,
 264         PCI_ADDR(0, 0x18, 1, 0xE8), 0x0000FC88, 0x00000000,
 265         PCI_ADDR(0, 0x18, 1, 0xEC), 0x0000FC88, 0x00000000,
 266         };
 267         int max;
 268         max = ARRAY_SIZE(register_values);
 269         setup_resource_map(register_values, max);
 270 }
 271