src/mainboard/msi/ms9652_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <usbdebug.h>
  35 #include <lib.h>
  36 #include <spd.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include "cpu/amd/model_fxx/apic_timer.c"
  42 #include "lib/delay.c"
  43 #include "cpu/x86/lapic/boot_cpu.c"
  44 #include "northbridge/amd/amdfam10/reset_test.c"
  45 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  46 #include "cpu/x86/bist.h"
  47 #include "northbridge/amd/amdfam10/debug.c"
  48 #include "cpu/x86/mtrr/earlymtrr.c"
  49 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  50 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  51
  52 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  53
  54 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  55 {
  56         /* nothing to do */
  57 }
  58
  59 static inline int spd_read_byte(unsigned device, unsigned address)
  60 {
  61         return smbus_read_byte(device, address);
  62 }
  63
  64 #include "northbridge/amd/amdfam10/amdfam10.h"
  65 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  66 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  67 #include "resourcemap.c"
  68 #include "cpu/amd/quadcore/quadcore.c"
  69
  70 #define MCP55_MB_SETUP \
  71         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  72         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  73         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  74         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  75         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  76         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  77
  78 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  79 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  80 #include "cpu/amd/car/post_cache_as_ram.c"
  81 #include "cpu/amd/microcode/microcode.c"
  82 #include "cpu/amd/model_10xxx/update_microcode.c"
  83 #include "cpu/amd/model_10xxx/init_cpus.c"
  84 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
  85 #include "northbridge/amd/amdfam10/early_ht.c"
  86
  87 static void sio_setup(void)
  88 {
  89         u32 dword;
  90         u8 byte;
  91
  92         byte = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
  93         byte |= 0x20;
  94         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
  95
  96         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
  97         dword |= (1<<0);
  98         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
  99 }
 100
 101 static const u8 spd_addr[] = {
 102         //first node
 103         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 104 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 105         //second node
 106         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 107 #endif
 108 };
 109
 110 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 111 {
 112         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 113
 114         u32 bsp_apicid = 0;
 115         u32 val;
 116         u8 reg;
 117         u32 wants_reset;
 118         msr_t msr;
 119
 120         if (!cpu_init_detectedx && boot_cpu()) {
 121                 /* Nothing special needs to be done to find bus 0 */
 122                 /* Allow the HT devices to be found */
 123
 124                 set_bsp_node_CHtExtNodeCfgEn();
 125                 enumerate_ht_chain();
 126
 127                 sio_setup();
 128
 129                 /* Setup the mcp55 */
 130                 mcp55_enable_rom();
 131         }
 132
 133         post_code(0x30);
 134
 135         if (bist == 0) {
 136                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 137         }
 138
 139         post_code(0x32);
 140
 141         pnp_enter_ext_func_mode(SERIAL_DEV);
 142         /* We have 24MHz input. */
 143         reg = pnp_read_config(SERIAL_DEV, 0x24);
 144         pnp_write_config(SERIAL_DEV, 0x24, (reg & 0xbf));
 145         pnp_exit_ext_func_mode(SERIAL_DEV);
 146
 147         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 148         uart_init();
 149         console_init();
 150         printk(BIOS_DEBUG, "\n");
 151
 152         /* Halt if there was a built in self test failure */
 153         report_bist_failure(bist);
 154
 155 #if CONFIG_USBDEBUG
 156         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 157         early_usbdebug_init();
 158 #endif
 159
 160         val = cpuid_eax(1);
 161         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 162         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 163         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 164         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx\n", cpu_init_detectedx);
 165
 166         /* Setup sysinfo defaults */
 167         set_sysinfo_in_ram(0);
 168
 169         update_microcode(val);
 170         post_code(0x33);
 171
 172         cpuSetAMDMSR();
 173         post_code(0x34);
 174
 175         amd_ht_init(sysinfo);
 176         post_code(0x35);
 177
 178         /* Setup nodes PCI space and start core 0 AP init. */
 179         finalize_node_setup(sysinfo);
 180         printk(BIOS_DEBUG, "finalize_node_setup done\n");
 181
 182         /* Setup any mainboard PCI settings etc. */
 183         printk(BIOS_DEBUG, "setup_mb_resource_map begin\n");
 184         setup_mb_resource_map();
 185         printk(BIOS_DEBUG, "setup_mb_resource_map end\n");
 186         post_code(0x36);
 187
 188         /* wait for all the APs core0 started by finalize_node_setup. */
 189         /* FIXME: A bunch of cores are going to start output to serial at once.
 190          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 191          * I think it could be done by putting the spinlock flag in the cache
 192          * of the BSP located right after sysinfo.
 193          */
 194         wait_all_core0_started();
 195
 196 #if CONFIG_LOGICAL_CPUS==1
 197         /* Core0 on each node is configured. Now setup any additional cores. */
 198         printk(BIOS_DEBUG, "start_other_cores()\n");
 199         start_other_cores();
 200         post_code(0x37);
 201         printk(BIOS_DEBUG, "wait_all_other_cores_started()\n");
 202         wait_all_other_cores_started(bsp_apicid);
 203 #endif
 204
 205         post_code(0x38);
 206
 207 #if CONFIG_SET_FIDVID
 208         msr = rdmsr(0xc0010071);
 209         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 210
 211         /* FIXME: The sb fid change may survive the warm reset and only
 212          * need to be done once.*/
 213         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 214
 215         post_code(0x39);
 216
 217         if (!warm_reset_detect(0)) {                    // BSP is node 0
 218                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 219         } else {
 220                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 221         }
 222
 223         post_code(0x3A);
 224
 225         /* show final fid and vid */
 226         msr=rdmsr(0xc0010071);
 227         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 228 #endif
 229         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 230
 231         wants_reset = mcp55_early_setup_x();
 232
 233         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 234         if (!warm_reset_detect(0)) {
 235                 print_info("...WARM RESET...\n\n\n");
 236                 soft_reset();
 237                 die("After soft_reset_x - shouldn't see this message!!!\n");
 238         }
 239
 240         if (wants_reset)
 241                 printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 242
 243         post_code(0x3B);
 244
 245         /* It's the time to set ctrl in sysinfo now; */
 246         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 247         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 248         post_code(0x3D);
 249
 250         printk(BIOS_DEBUG, "enable_smbus()\n");
 251         enable_smbus();
 252
 253         post_code(0x40);
 254
 255         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 256         raminit_amdmct(sysinfo);
 257         post_code(0x41);
 258
 259         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 260         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 261         post_code(0x43);        // Should never see this post code.
 262 }