src/mainboard/msi/ms9652_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __PRE_RAM__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define FAM10_SCAN_PCI_BUS 0
  28 #define FAM10_ALLOCATE_IO_RANGE 1
  29
  30 #define QRANK_DIMM_SUPPORT 1
  31
  32 #if CONFIG_LOGICAL_CPUS==1
  33 #define SET_NB_CFG_54 1
  34 #endif
  35
  36 #define FAM10_SET_FIDVID 1
  37 #define FAM10_SET_FIDVID_CORE_RANGE 0
  38
  39 #define DBGP_DEFAULT 7
  40
  41 #include <stdint.h>
  42 #include <string.h>
  43 #include <device/pci_def.h>
  44 #include <device/pci_ids.h>
  45 #include <arch/io.h>
  46 #include <device/pnp_def.h>
  47 #include <arch/romcc_io.h>
  48 #include <cpu/x86/lapic.h>
  49 #include "option_table.h"
  50 #include "pc80/mc146818rtc_early.c"
  51 #include "pc80/serial.c"
  52
  53 static void post_code(u8 value) {
  54         outb(value, 0x80);
  55 }
  56
  57 #include "arch/i386/lib/console.c"
  58 #if CONFIG_USBDEBUG_DIRECT
  59 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  60 #include "pc80/usbdebug_direct_serial.c"
  61 #endif
  62 #include "lib/ramtest.c"
  63
  64 #include <cpu/amd/model_10xxx_rev.h>
  65
  66 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  67 #include "northbridge/amd/amdfam10/raminit.h"
  68 #include "northbridge/amd/amdfam10/amdfam10.h"
  69
  70 #include "cpu/x86/lapic/boot_cpu.c"
  71 #include "northbridge/amd/amdfam10/reset_test.c"
  72 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  73
  74 #include "cpu/x86/bist.h"
  75
  76 #include "northbridge/amd/amdfam10/debug.c"
  77
  78 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  79
  80 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  81
  82 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  83 #define RTC_DEV PNP_DEV(0x2e, W83627EHG_RTC)
  84
  85 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  86
  87 static void memreset_setup(void)
  88 {
  89 }
  90
  91 static void memreset(int controllers, const struct mem_controller *ctrl)
  92 {
  93 }
  94
  95 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  96 {
  97         /* nothing to do */
  98 }
  99
 100 static inline int spd_read_byte(unsigned device, unsigned address)
 101 {
 102         return smbus_read_byte(device, address);
 103 }
 104
 105 #include "northbridge/amd/amdfam10/amdfam10.h"
 106 #include "northbridge/amd/amdht/ht_wrapper.c"
 107
 108 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
 109 #include "northbridge/amd/amdfam10/raminit_amdmct.c"
 110 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
 111
 112 #include "resourcemap.c"
 113
 114 #include "cpu/amd/quadcore/quadcore.c"
 115
 116 #define MCP55_NUM 1
 117 #define MCP55_USE_NIC 1
 118 #define MCP55_USE_AZA 1
 119
 120 #define MCP55_PCI_E_X_0 1
 121
 122 #define MCP55_MB_SETUP \
 123         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 124         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 125         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 126         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 127         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 128         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 129
 130 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 131 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 132
 133 #include "cpu/amd/car/copy_and_run.c"
 134
 135 #include "cpu/amd/car/post_cache_as_ram.c"
 136
 137 #include "cpu/amd/model_10xxx/init_cpus.c"
 138
 139 #include "cpu/amd/model_10xxx/fidvid.c"
 140
 141 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 142 #include "northbridge/amd/amdfam10/early_ht.c"
 143
 144 static void sio_setup(void)
 145 {
 146         unsigned value;
 147         uint32_t dword;
 148         uint8_t byte;
 149
 150         byte = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 151         byte |= 0x20;
 152         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 153
 154         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 155         dword |= (1<<0);
 156         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 157 }
 158
 159 #include "spd_addr.h"
 160 #include "cpu/amd/microcode/microcode.c"
 161 #include "cpu/amd/model_10xxx/update_microcode.c"
 162
 163 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 164 {
 165         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 166
 167         u32 bsp_apicid = 0;
 168         u32 val;
 169         u8 reg;
 170         u32 wants_reset;
 171         msr_t msr;
 172
 173         if (!cpu_init_detectedx && boot_cpu()) {
 174                 /* Nothing special needs to be done to find bus 0 */
 175                 /* Allow the HT devices to be found */
 176
 177                 set_bsp_node_CHtExtNodeCfgEn();
 178                 enumerate_ht_chain();
 179
 180                 sio_setup();
 181
 182                 /* Setup the mcp55 */
 183                 mcp55_enable_rom();
 184         }
 185
 186         post_code(0x30);
 187
 188         if (bist == 0) {
 189                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 190         }
 191
 192         post_code(0x32);
 193
 194         pnp_enter_ext_func_mode(SERIAL_DEV);
 195         /* We have 24MHz input. */
 196         reg = pnp_read_config(SERIAL_DEV, 0x24);
 197         pnp_write_config(SERIAL_DEV, 0x24, (reg & 0xbf));
 198         pnp_exit_ext_func_mode(SERIAL_DEV);
 199
 200         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 201         uart_init();
 202         console_init();
 203         printk(BIOS_DEBUG, "\n");
 204
 205         /* Halt if there was a built in self test failure */
 206         report_bist_failure(bist);
 207
 208 #if CONFIG_USBDEBUG_DIRECT
 209         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 210         early_usbdebug_direct_init();
 211 #endif
 212
 213         val = cpuid_eax(1);
 214         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 215         printk(BIOS_DEBUG, "*sysinfo range: ["); print_debug_hex32((u32)sysinfo); print_debug(","); print_debug_hex32((u32)sysinfo+sizeof(struct sys_info)); print_debug("]\n");
 216         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 217         printk(BIOS_DEBUG, "cpu_init_detectedx = %08x\n", cpu_init_detectedx);
 218
 219         /* Setup sysinfo defaults */
 220         set_sysinfo_in_ram(0);
 221
 222         update_microcode(val);
 223         post_code(0x33);
 224
 225         cpuSetAMDMSR();
 226         post_code(0x34);
 227
 228         amd_ht_init(sysinfo);
 229         post_code(0x35);
 230
 231         /* Setup nodes PCI space and start core 0 AP init. */
 232         finalize_node_setup(sysinfo);
 233         printk(BIOS_DEBUG, "finalize_node_setup done\n");
 234
 235         /* Setup any mainboard PCI settings etc. */
 236         printk(BIOS_DEBUG, "setup_mb_resource_map begin\n");
 237         setup_mb_resource_map();
 238         printk(BIOS_DEBUG, "setup_mb_resource_map end\n");
 239         post_code(0x36);
 240
 241         /* wait for all the APs core0 started by finalize_node_setup. */
 242         /* FIXME: A bunch of cores are going to start output to serial at once.
 243          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 244          * I think it could be done by putting the spinlock flag in the cache
 245          * of the BSP located right after sysinfo.
 246          */
 247         wait_all_core0_started();
 248
 249 #if CONFIG_LOGICAL_CPUS==1
 250         /* Core0 on each node is configured. Now setup any additional cores. */
 251         printk(BIOS_DEBUG, "start_other_cores()\n");
 252         start_other_cores();
 253         post_code(0x37);
 254         printk(BIOS_DEBUG, "wait_all_other_cores_started()\n");
 255         wait_all_other_cores_started(bsp_apicid);
 256 #endif
 257
 258         post_code(0x38);
 259
 260 #if FAM10_SET_FIDVID == 1
 261         msr = rdmsr(0xc0010071);
 262         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 263
 264         /* FIXME: The sb fid change may survive the warm reset and only
 265          * need to be done once.*/
 266         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 267
 268         post_code(0x39);
 269
 270         if (!warm_reset_detect(0)) {                    // BSP is node 0
 271                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 272         } else {
 273                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 274         }
 275
 276         post_code(0x3A);
 277
 278         /* show final fid and vid */
 279         msr=rdmsr(0xc0010071);
 280         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 281 #endif
 282
 283         wants_reset = mcp55_early_setup_x();
 284
 285         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 286         if (!warm_reset_detect(0)) {
 287                 print_info("...WARM RESET...\n\n\n");
 288                 soft_reset();
 289                 die("After soft_reset_x - shouldn't see this message!!!\n");
 290         }
 291
 292         if (wants_reset)
 293                 printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 294
 295         post_code(0x3B);
 296
 297         /* It's the time to set ctrl in sysinfo now; */
 298         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 299         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 300         post_code(0x3D);
 301
 302         printk(BIOS_DEBUG, "enable_smbus()\n");
 303         enable_smbus();
 304         post_code(0x3E);
 305
 306         memreset_setup();
 307         post_code(0x40);
 308
 309         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 310         raminit_amdmct(sysinfo);
 311         post_code(0x41);
 312
 313         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 314         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 315         post_code(0x43);        // Should never see this post code.
 316 }
 317