src/mainboard/msi/ms9652_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define FAM10_SCAN_PCI_BUS 0
  23 #define FAM10_ALLOCATE_IO_RANGE 1
  24
  25 #include <stdint.h>
  26 #include <string.h>
  27 #include <device/pci_def.h>
  28 #include <device/pci_ids.h>
  29 #include <arch/io.h>
  30 #include <device/pnp_def.h>
  31 #include <arch/romcc_io.h>
  32 #include <cpu/x86/lapic.h>
  33 #include <console/console.h>
  34 #include <usbdebug.h>
  35 #include <lib.h>
  36 #include <spd.h>
  37
  38 #include <cpu/amd/model_10xxx_rev.h>
  39
  40 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  41 #include "northbridge/amd/amdfam10/raminit.h"
  42 #include "northbridge/amd/amdfam10/amdfam10.h"
  43 #include "cpu/amd/model_fxx/apic_timer.c"
  44 #include "lib/delay.c"
  45
  46 #include "cpu/x86/lapic/boot_cpu.c"
  47 #include "northbridge/amd/amdfam10/reset_test.c"
  48 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  49
  50 #include "cpu/x86/bist.h"
  51
  52 #include "northbridge/amd/amdfam10/debug.c"
  53
  54 #include "cpu/x86/mtrr/earlymtrr.c"
  55
  56 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  57
  58 #define SERIAL_DEV PNP_DEV(0x2e, W83627EHG_SP1)
  59
  60 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  61
  62 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  63 {
  64         /* nothing to do */
  65 }
  66
  67 static inline int spd_read_byte(unsigned device, unsigned address)
  68 {
  69         return smbus_read_byte(device, address);
  70 }
  71
  72 #include "northbridge/amd/amdfam10/amdfam10.h"
  73
  74 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  75 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  76
  77 #include "resourcemap.c"
  78
  79 #include "cpu/amd/quadcore/quadcore.c"
  80
  81 #define MCP55_PCI_E_X_0 1
  82
  83 #define MCP55_MB_SETUP \
  84         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  85         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  86         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  87         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  88         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  89         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  90
  91 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  92 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  93
  94
  95
  96 #include "cpu/amd/car/post_cache_as_ram.c"
  97
  98 #include "cpu/amd/microcode/microcode.c"
  99 #include "cpu/amd/model_10xxx/update_microcode.c"
 100 #include "cpu/amd/model_10xxx/init_cpus.c"
 101
 102
 103 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 104 #include "northbridge/amd/amdfam10/early_ht.c"
 105
 106 static void sio_setup(void)
 107 {
 108         u32 dword;
 109         u8 byte;
 110
 111         byte = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 112         byte |= 0x20;
 113         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 114
 115         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 116         dword |= (1<<0);
 117         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 118 }
 119
 120 static const u8 spd_addr[] = {
 121         //first node
 122         RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0,
 123 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 124         //second node
 125         RC00, DIMM4, DIMM6, 0, 0, DIMM5, DIMM7, 0, 0,
 126 #endif
 127 };
 128
 129 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 130 {
 131         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 132
 133         u32 bsp_apicid = 0;
 134         u32 val;
 135         u8 reg;
 136         u32 wants_reset;
 137         msr_t msr;
 138
 139         if (!cpu_init_detectedx && boot_cpu()) {
 140                 /* Nothing special needs to be done to find bus 0 */
 141                 /* Allow the HT devices to be found */
 142
 143                 set_bsp_node_CHtExtNodeCfgEn();
 144                 enumerate_ht_chain();
 145
 146                 sio_setup();
 147
 148                 /* Setup the mcp55 */
 149                 mcp55_enable_rom();
 150         }
 151
 152         post_code(0x30);
 153
 154         if (bist == 0) {
 155                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 156         }
 157
 158         post_code(0x32);
 159
 160         pnp_enter_ext_func_mode(SERIAL_DEV);
 161         /* We have 24MHz input. */
 162         reg = pnp_read_config(SERIAL_DEV, 0x24);
 163         pnp_write_config(SERIAL_DEV, 0x24, (reg & 0xbf));
 164         pnp_exit_ext_func_mode(SERIAL_DEV);
 165
 166         w83627ehg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 167         uart_init();
 168         console_init();
 169         printk(BIOS_DEBUG, "\n");
 170
 171         /* Halt if there was a built in self test failure */
 172         report_bist_failure(bist);
 173
 174 #if CONFIG_USBDEBUG
 175         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 176         early_usbdebug_init();
 177 #endif
 178
 179         val = cpuid_eax(1);
 180         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 181         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 182         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 183         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx\n", cpu_init_detectedx);
 184
 185         /* Setup sysinfo defaults */
 186         set_sysinfo_in_ram(0);
 187
 188         update_microcode(val);
 189         post_code(0x33);
 190
 191         cpuSetAMDMSR();
 192         post_code(0x34);
 193
 194         amd_ht_init(sysinfo);
 195         post_code(0x35);
 196
 197         /* Setup nodes PCI space and start core 0 AP init. */
 198         finalize_node_setup(sysinfo);
 199         printk(BIOS_DEBUG, "finalize_node_setup done\n");
 200
 201         /* Setup any mainboard PCI settings etc. */
 202         printk(BIOS_DEBUG, "setup_mb_resource_map begin\n");
 203         setup_mb_resource_map();
 204         printk(BIOS_DEBUG, "setup_mb_resource_map end\n");
 205         post_code(0x36);
 206
 207         /* wait for all the APs core0 started by finalize_node_setup. */
 208         /* FIXME: A bunch of cores are going to start output to serial at once.
 209          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 210          * I think it could be done by putting the spinlock flag in the cache
 211          * of the BSP located right after sysinfo.
 212          */
 213         wait_all_core0_started();
 214
 215 #if CONFIG_LOGICAL_CPUS==1
 216         /* Core0 on each node is configured. Now setup any additional cores. */
 217         printk(BIOS_DEBUG, "start_other_cores()\n");
 218         start_other_cores();
 219         post_code(0x37);
 220         printk(BIOS_DEBUG, "wait_all_other_cores_started()\n");
 221         wait_all_other_cores_started(bsp_apicid);
 222 #endif
 223
 224         post_code(0x38);
 225
 226 #if CONFIG_SET_FIDVID
 227         msr = rdmsr(0xc0010071);
 228         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 229
 230         /* FIXME: The sb fid change may survive the warm reset and only
 231          * need to be done once.*/
 232         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 233
 234         post_code(0x39);
 235
 236         if (!warm_reset_detect(0)) {                    // BSP is node 0
 237                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 238         } else {
 239                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 240         }
 241
 242         post_code(0x3A);
 243
 244         /* show final fid and vid */
 245         msr=rdmsr(0xc0010071);
 246         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 247 #endif
 248         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 249
 250         wants_reset = mcp55_early_setup_x();
 251
 252         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 253         if (!warm_reset_detect(0)) {
 254                 print_info("...WARM RESET...\n\n\n");
 255                 soft_reset();
 256                 die("After soft_reset_x - shouldn't see this message!!!\n");
 257         }
 258
 259         if (wants_reset)
 260                 printk(BIOS_DEBUG, "mcp55_early_setup_x wanted additional reset!\n");
 261
 262         post_code(0x3B);
 263
 264         /* It's the time to set ctrl in sysinfo now; */
 265         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 266         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 267         post_code(0x3D);
 268
 269         printk(BIOS_DEBUG, "enable_smbus()\n");
 270         enable_smbus();
 271
 272         post_code(0x40);
 273
 274         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 275         raminit_amdmct(sysinfo);
 276         post_code(0x41);
 277
 278         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 279         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 280         post_code(0x43);        // Should never see this post code.
 281 }
 282