src/mainboard/msi/ms9185/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Tyan
   5  * Copyright (C) 2006 AMD
   6  * Written by Yinghai Lu <yinghailu@gmail.com> for Tyan and AMD.
   7  *
   8  * Copyright (C) 2006 MSI
   9  * Written by bxshi <bingxunshi@gmail.com> for MSI.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  24  */
  25
  26 #define SET_NB_CFG_54 1
  27
  28 //used by incoherent_ht
  29 //#define K8_ALLOCATE_IO_RANGE 1
  30
  31 //used by init_cpus and fidvid
  32 #define SET_FIDVID 1
  33 //if we want to wait for core1 done before DQS training, set it to 0
  34 #define SET_FIDVID_CORE0_ONLY 1
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <device/pci_ids.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/x86/lapic.h>
  44 #include <pc80/mc146818rtc.h>
  45 #include <console/console.h>
  46
  47 #include <cpu/amd/model_fxx_rev.h>
  48 #include "southbridge/broadcom/bcm5785/bcm5785_early_smbus.c"
  49 #include "southbridge/broadcom/bcm5785/bcm5785_enable_rom.c"
  50 #include "northbridge/amd/amdk8/raminit.h"
  51 #include "cpu/amd/model_fxx/apic_timer.c"
  52 #include "lib/delay.c"
  53 #include <reset.h>
  54
  55 #include "cpu/x86/lapic/boot_cpu.c"
  56 #include "northbridge/amd/amdk8/reset_test.c"
  57 #include "northbridge/amd/amdk8/debug.c"
  58 #include "superio/nsc/pc87417/pc87417_early_serial.c"
  59 #include "cpu/x86/mtrr/earlymtrr.c"
  60 #include "cpu/x86/bist.h"
  61
  62 #include "northbridge/amd/amdk8/setup_resource_map.c"
  63
  64 #define SERIAL_DEV PNP_DEV(0x2e, PC87417_SP1)
  65 #define RTC_DEV PNP_DEV(0x2e, PC87417_RTC)
  66 #include "southbridge/broadcom/bcm5785/bcm5785_early_setup.c"
  67
  68 static void memreset(int controllers, const struct mem_controller *ctrl)
  69 {
  70 }
  71
  72 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  73 {
  74 #define SMBUS_SWITCH1 0x70
  75 #define SMBUS_SWITCH2 0x72
  76         unsigned device = (ctrl->channel0[0]) >> 8;
  77         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  78         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  79 }
  80
  81 #if 0
  82 static inline void change_i2c_mux(unsigned device)
  83 {
  84 #define SMBUS_SWITCH1 0x70
  85 #define SMBUS_SWITCH2 0x72
  86         smbus_send_byte(SMBUS_SWITCH1, device & 0x0f);
  87         smbus_send_byte(SMBUS_SWITCH2, (device >> 4) & 0x0f );
  88 }
  89 #endif
  90
  91 static inline int spd_read_byte(unsigned device, unsigned address)
  92 {
  93         return smbus_read_byte(device, address);
  94 }
  95
  96 #include "northbridge/amd/amdk8/amdk8_f.h"
  97 #include "northbridge/amd/amdk8/incoherent_ht.c"
  98 #include "northbridge/amd/amdk8/coherent_ht.c"
  99 #include "northbridge/amd/amdk8/raminit_f.c"
 100 #include "lib/generic_sdram.c"
 101
 102  /* msi does not want the default */
 103 #include "resourcemap.c"
 104
 105 #include "cpu/amd/dualcore/dualcore.c"
 106
 107 #define RC0 (0x10<<8)
 108 #define RC1 (0x01<<8)
 109
 110 #define DIMM0 0x50
 111 #define DIMM1 0x51
 112 #define DIMM2 0x52
 113 #define DIMM3 0x53
 114 #define DIMM4 0x54
 115 #define DIMM5 0x55
 116 #define DIMM6 0x56
 117 #define DIMM7 0x57
 118
 119 #include "cpu/amd/car/post_cache_as_ram.c"
 120
 121 #include "cpu/amd/model_fxx/init_cpus.c"
 122
 123 #include "cpu/amd/model_fxx/fidvid.c"
 124
 125 #include "northbridge/amd/amdk8/early_ht.c"
 126
 127 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 128 {
 129        static const uint16_t spd_addr[] = {
 130                        //first node
 131                         RC0|DIMM0, RC0|DIMM2, RC0|DIMM4, RC0|DIMM6,
 132                         RC0|DIMM1, RC0|DIMM3, RC0|DIMM5, RC0|DIMM7,
 133                        //second node
 134                        RC1|DIMM0, RC1|DIMM2, RC1|DIMM4, RC1|DIMM6,
 135                        RC1|DIMM1, RC1|DIMM3, RC1|DIMM5, RC1|DIMM7,
 136        };
 137
 138         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 139                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 140
 141         int needs_reset;
 142         unsigned bsp_apicid = 0;
 143
 144         if (!cpu_init_detectedx && boot_cpu()) {
 145                 /* Nothing special needs to be done to find bus 0 */
 146                 /* Allow the HT devices to be found */
 147
 148                 enumerate_ht_chain();
 149
 150                 bcm5785_enable_rom();
 151
 152                 bcm5785_enable_lpc();
 153
 154                 //enable RTC
 155                 pc87417_enable_dev(RTC_DEV);
 156         }
 157
 158         if (bist == 0) {
 159                bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 160         }
 161
 162 //     post_code(0x32);
 163
 164        pc87417_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 165         uart_init();
 166         console_init();
 167
 168 //     dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 169
 170        /* Halt if there was a built in self test failure */
 171        report_bist_failure(bist);
 172
 173         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 174
 175        setup_ms9185_resource_map();
 176 #if 0
 177         dump_pci_device(PCI_DEV(0, 0x18, 0));
 178        dump_pci_device(PCI_DEV(0, 0x19, 0));
 179 #endif
 180
 181        print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 182
 183        setup_coherent_ht_domain();
 184
 185        wait_all_core0_started();
 186 #if CONFIG_LOGICAL_CPUS==1
 187         // It is said that we should start core1 after all core0 launched
 188        /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 189         * So here need to make sure last core0 is started, esp for two way system,
 190         * (there may be apic id conflicts in that case)
 191         */
 192         start_other_cores();
 193 //bx_a010-     wait_all_other_cores_started(bsp_apicid);
 194 #endif
 195
 196        /* it will set up chains and store link pair for optimization later */
 197         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 198
 199        bcm5785_early_setup();
 200
 201 #if 0
 202        //it your CPU min fid is 1G, you can change HT to 1G and FID to max one time.
 203         needs_reset = optimize_link_coherent_ht();
 204         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 205 #endif
 206
 207 #if SET_FIDVID == 1
 208
 209         {
 210                 msr_t msr;
 211                 msr=rdmsr(0xc0010042);
 212                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 213
 214         }
 215
 216        enable_fid_change();
 217
 218        enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 219
 220         init_fidvid_bsp(bsp_apicid);
 221
 222         // show final fid and vid
 223         {
 224                 msr_t msr;
 225                 msr=rdmsr(0xc0010042);
 226                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 227
 228         }
 229 #endif
 230
 231 #if 1
 232        needs_reset = optimize_link_coherent_ht();
 233        needs_reset |= optimize_link_incoherent_ht(sysinfo);
 234
 235         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 236         if (needs_reset) {
 237                 print_info("ht reset -\n");
 238                 soft_reset();
 239         }
 240 #endif
 241        allow_all_aps_stop(bsp_apicid);
 242
 243         //It's the time to set ctrl in sysinfo now;
 244        fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 245
 246        enable_smbus();
 247
 248 #if 0
 249        int i;
 250        for(i=0;i<2;i++) {
 251                activate_spd_rom(sysinfo->ctrl+i);
 252                dump_smbus_registers();
 253        }
 254 #endif
 255
 256 #if 0
 257        int i;
 258         for(i=1;i<256;i<<=1) {
 259                 change_i2c_mux(i);
 260                 dump_smbus_registers();
 261         }
 262 #endif
 263
 264        //do we need apci timer, tsc...., only debug need it for better output
 265         /* all ap stopped? */
 266 //        init_timer(); // Need to use TMICT to synconize FID/VID
 267
 268        sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 269
 270 #if 0
 271         print_pci_devices();
 272 #endif
 273
 274 #if 0
 275 //        dump_pci_devices();
 276         dump_pci_device_index_wait(PCI_DEV(0, 0x18, 2), 0x98);
 277        dump_pci_device_index_wait(PCI_DEV(0, 0x19, 2), 0x98);
 278 #endif
 279
 280        post_cache_as_ram();
 281
 282 }
 283