src/mainboard/msi/ms9185/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2006 AMD
   5 ## Written by Yinghai Lu <yinghailu@gmail.com> for AMD.
   6 ##
   7 ## Copyright (C) 2006 MSI
   8 ## Written by bxshi <bingxunshi@gmail.com> for MSI.
   9 ##
  10 ## This program is free software; you can redistribute it and/or modify
  11 ## it under the terms of the GNU General Public License as published by
  12 ## the Free Software Foundation; either version 2 of the License, or
  13 ## (at your option) any later version.
  14 ##
  15 ## This program is distributed in the hope that it will be useful,
  16 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  17 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18 ## GNU General Public License for more details.
  19 ##
  20 ## You should have received a copy of the GNU General Public License
  21 ## along with this program; if not, write to the Free Software
  22 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23 ##
  24
  25 uses HAVE_MP_TABLE
  26 uses HAVE_PIRQ_TABLE
  27 uses HAVE_ACPI_TABLES
  28 uses ACPI_SSDTX_NUM
  29 uses USE_FALLBACK_IMAGE
  30 uses HAVE_FALLBACK_BOOT
  31 uses HAVE_HARD_RESET
  32 uses IRQ_SLOT_COUNT
  33 uses HAVE_OPTION_TABLE
  34 uses CONFIG_MAX_CPUS
  35 uses CONFIG_MAX_PHYSICAL_CPUS
  36 uses CONFIG_LOGICAL_CPUS
  37 uses CONFIG_IOAPIC
  38 uses CONFIG_SMP
  39 uses FALLBACK_SIZE
  40 uses ROM_SIZE
  41 uses ROM_SECTION_SIZE
  42 uses ROM_IMAGE_SIZE
  43 uses ROM_SECTION_SIZE
  44 uses ROM_SECTION_OFFSET
  45 uses CONFIG_ROM_PAYLOAD
  46 uses CONFIG_ROM_PAYLOAD_START
  47 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  48 uses CONFIG_PRECOMPRESSED_PAYLOAD
  49 uses PAYLOAD_SIZE
  50 uses _ROMBASE
  51 uses XIP_ROM_SIZE
  52 uses XIP_ROM_BASE
  53 uses STACK_SIZE
  54 uses HEAP_SIZE
  55 uses USE_OPTION_TABLE
  56 uses LB_CKS_RANGE_START
  57 uses LB_CKS_RANGE_END
  58 uses LB_CKS_LOC
  59 uses MAINBOARD_PART_NUMBER
  60 uses MAINBOARD_VENDOR
  61 uses MAINBOARD
  62 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  63 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  64 uses COREBOOT_EXTRA_VERSION
  65 uses _RAMBASE
  66 uses TTYS0_BAUD
  67 uses TTYS0_BASE
  68 uses TTYS0_LCS
  69 uses DEFAULT_CONSOLE_LOGLEVEL
  70 uses MAXIMUM_CONSOLE_LOGLEVEL
  71 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  72 uses CONFIG_CONSOLE_SERIAL8250
  73 uses HAVE_INIT_TIMER
  74 uses CONFIG_GDB_STUB
  75 uses CONFIG_GDB_STUB
  76 uses CROSS_COMPILE
  77 uses CC
  78 uses HOSTCC
  79 uses OBJCOPY
  80 uses CONFIG_CHIP_NAME
  81 uses CONFIG_CONSOLE_VGA
  82 uses CONFIG_PCI_ROM_RUN
  83 uses HW_MEM_HOLE_SIZEK
  84 uses HW_MEM_HOLE_SIZE_AUTO_INC
  85 uses K8_HT_FREQ_1G_SUPPORT
  86
  87 uses HT_CHAIN_UNITID_BASE
  88 uses HT_CHAIN_END_UNITID_BASE
  89 uses SB_HT_CHAIN_ON_BUS0
  90 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  91
  92 uses USE_DCACHE_RAM
  93 uses DCACHE_RAM_BASE
  94 uses DCACHE_RAM_SIZE
  95 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  96 uses CONFIG_USE_INIT
  97
  98 uses SERIAL_CPU_INIT
  99
 100 uses ENABLE_APIC_EXT_ID
 101 uses APIC_ID_OFFSET
 102 uses LIFT_BSP_APIC_ID
 103
 104 uses CONFIG_PCI_64BIT_PREF_MEM
 105
 106 uses CONFIG_LB_MEM_TOPK
 107
 108
 109 ###
 110 ### Build options
 111 ###
 112
 113 ##
 114 ## ROM_SIZE is the size of boot ROM that this board will use.
 115 ##
 116 default ROM_SIZE=524288
 117
 118 ##
 119 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 120 ##
 121 #default FALLBACK_SIZE=131072
 122 #256K
 123 default FALLBACK_SIZE=0x40000
 124
 125 #more 1M for pgtbl
 126 default CONFIG_LB_MEM_TOPK=2048
 127
 128 ##
 129 ## Build code for the fallback boot
 130 ##
 131 default HAVE_FALLBACK_BOOT=1
 132
 133 ##
 134 ## Build code to reset the motherboard from coreboot
 135 ##
 136 default HAVE_HARD_RESET=1
 137
 138 ##
 139 ## Build code to export a programmable irq routing table
 140 ##
 141 default HAVE_PIRQ_TABLE=1
 142 default IRQ_SLOT_COUNT=11
 143
 144 ##
 145 ## Build code to export an x86 MP table
 146 ## Useful for specifying IRQ routing values
 147 ##
 148 default HAVE_MP_TABLE=1
 149
 150 ## ACPI tables will be included
 151 #default HAVE_ACPI_TABLES=1
 152 ## extra SSDT num
 153 #default ACPI_SSDTX_NUM=1
 154
 155 ##
 156 ## Build code to export a CMOS option table
 157 ##
 158 default HAVE_OPTION_TABLE=1
 159
 160 ##
 161 ## Move the default coreboot cmos range off of AMD RTC registers
 162 ##
 163 default LB_CKS_RANGE_START=49
 164 default LB_CKS_RANGE_END=122
 165 default LB_CKS_LOC=123
 166
 167 ##
 168 ## Build code for SMP support
 169 ## Only worry about 2 micro processors
 170 ##
 171 default CONFIG_SMP=1
 172 default CONFIG_MAX_CPUS=4
 173 default CONFIG_MAX_PHYSICAL_CPUS=2
 174 default CONFIG_LOGICAL_CPUS=1
 175
 176 default SERIAL_CPU_INIT=0
 177
 178 default ENABLE_APIC_EXT_ID=0
 179 default APIC_ID_OFFSET=0x8
 180 default LIFT_BSP_APIC_ID=1
 181
 182 #CHIP_NAME ?
 183 default CONFIG_CHIP_NAME=1
 184
 185 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 186 #2G
 187 #default HW_MEM_HOLE_SIZEK=0x200000
 188 #1G
 189 default HW_MEM_HOLE_SIZEK=0x100000
 190 #512M
 191 #default HW_MEM_HOLE_SIZEK=0x80000
 192
 193 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 194 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 195
 196 #Opteron K8 1G HT Support
 197 default K8_HT_FREQ_1G_SUPPORT=1
 198
 199 #VGA Console
 200 default CONFIG_CONSOLE_VGA=1
 201 default CONFIG_PCI_ROM_RUN=1
 202
 203 #HT Unit ID offset, default is 1, the typical one
 204 default HT_CHAIN_UNITID_BASE=0x06
 205
 206 #real SB Unit ID, default is 0x20, mean dont touch it at last
 207 default HT_CHAIN_END_UNITID_BASE=0x01
 208
 209 #make the SB HT chain on bus 0, default is not (0)
 210 default SB_HT_CHAIN_ON_BUS0=2
 211
 212 #only offset for SB chain?, default is yes(1)
 213 #default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 214
 215 #allow capable device use that above 4G
 216 #default CONFIG_PCI_64BIT_PREF_MEM=1
 217
 218 ##
 219 ## enable CACHE_AS_RAM specifics
 220 ##
 221 default USE_DCACHE_RAM=1
 222 default DCACHE_RAM_BASE=0xcc000
 223 default DCACHE_RAM_SIZE=0x04000
 224 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 225 default CONFIG_USE_INIT=0
 226
 227 ##
 228 ## Build code to setup a generic IOAPIC
 229 ##
 230 default CONFIG_IOAPIC=1
 231
 232 ##
 233 ## Clean up the motherboard id strings
 234 ##
 235 default MAINBOARD_PART_NUMBER="MS9185"
 236 default MAINBOARD_VENDOR="MSI"
 237 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 238 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 239
 240 ###
 241 ### coreboot layout values
 242 ###
 243
 244 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 245 default ROM_IMAGE_SIZE = 65536
 246
 247 ##
 248 ## Use a small 8K stack
 249 ##
 250 default STACK_SIZE=0x2000
 251
 252 ##
 253 ## Use a small 32K heap
 254 ##
 255 default HEAP_SIZE=0x8000
 256
 257 ##
 258 ## Only use the option table in a normal image
 259 ##
 260 default USE_OPTION_TABLE = !USE_FALLBACK_IMAGE
 261
 262 ##
 263 ## Coreboot C code runs at this location in RAM
 264 ##
 265 default _RAMBASE=0x00100000
 266
 267 ##
 268 ## Load the payload from the ROM
 269 ##
 270 default CONFIG_ROM_PAYLOAD = 1
 271
 272 ###
 273 ### Defaults of options that you may want to override in the target config file
 274 ###
 275
 276 ##
 277 ## The default compiler
 278 ##
 279 default CC="$(CROSS_COMPILE)gcc -m32"
 280 default HOSTCC="gcc"
 281
 282 ##
 283 ## Disable the gdb stub by default
 284 ##
 285 default CONFIG_GDB_STUB=0
 286
 287 ##
 288 ## The Serial Console
 289 ##
 290
 291 # To Enable the Serial Console
 292 default CONFIG_CONSOLE_SERIAL8250=1
 293
 294 ## Select the serial console baud rate
 295 default TTYS0_BAUD=115200
 296 #default TTYS0_BAUD=57600
 297 #default TTYS0_BAUD=38400
 298 #default TTYS0_BAUD=19200
 299 #default TTYS0_BAUD=9600
 300 #default TTYS0_BAUD=4800
 301 #default TTYS0_BAUD=2400
 302 #default TTYS0_BAUD=1200
 303
 304 # Select the serial console base port
 305 default TTYS0_BASE=0x3f8
 306
 307 # Select the serial protocol
 308 # This defaults to 8 data bits, 1 stop bit, and no parity
 309 default TTYS0_LCS=0x3
 310
 311 ##
 312 ### Select the coreboot loglevel
 313 ##
 314 ## EMERG      1   system is unusable
 315 ## ALERT      2   action must be taken immediately
 316 ## CRIT       3   critical conditions
 317 ## ERR        4   error conditions
 318 ## WARNING    5   warning conditions
 319 ## NOTICE     6   normal but significant condition
 320 ## INFO       7   informational
 321 ## DEBUG      8   debug-level messages
 322 ## SPEW       9   Way too many details
 323
 324 ## Request this level of debugging output
 325 default  DEFAULT_CONSOLE_LOGLEVEL=8
 326 ## At a maximum only compile in this level of debugging
 327 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 328
 329 ##
 330 ## Select power on after power fail setting
 331 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 332
 333 ### End Options.lb
 334 end