src/mainboard/msi/ms7260/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Uwe Hermann <uwe@hermann-uwe.de>
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; either version 2 of the License, or
  11  * (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  21  */
  22
  23 #if CONFIG_K8_REV_F_SUPPORT == 1
  24 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  25 #endif
  26
  27 #include <stdint.h>
  28 #include <string.h>
  29 #include <device/pci_def.h>
  30 #include <device/pci_ids.h>
  31 #include <arch/io.h>
  32 #include <device/pnp_def.h>
  33 #include <arch/romcc_io.h>
  34 #include <cpu/x86/lapic.h>
  35 #include <pc80/mc146818rtc.h>
  36
  37 #include <console/console.h>
  38 #include <usbdebug.h>
  39 #include <cpu/amd/model_fxx_rev.h>
  40 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  41 #include "northbridge/amd/amdk8/raminit.h"
  42 #include "cpu/amd/model_fxx/apic_timer.c"
  43 #include "lib/delay.c"
  44 #include <lib.h>
  45 #include <spd.h>
  46
  47 #include "cpu/x86/lapic/boot_cpu.c"
  48 #include "northbridge/amd/amdk8/reset_test.c"
  49 #include "superio/winbond/w83627ehg/w83627ehg_early_serial.c"
  50 #include "superio/winbond/w83627ehg/w83627ehg_early_init.c"
  51
  52 #include "cpu/x86/bist.h"
  53 #include "northbridge/amd/amdk8/debug.c"
  54 #include "cpu/x86/mtrr/earlymtrr.c"
  55 #include "northbridge/amd/amdk8/setup_resource_map.c"
  56
  57 /* Yes, on the MSI K9N Neo (MS-7260) the Super I/O is at 0x4e! */
  58 #define SERIAL_DEV PNP_DEV(0x4e, W83627EHG_SP1)
  59
  60 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  61
  62 static void memreset(int controllers, const struct mem_controller *ctrl) {}
  63 static inline void activate_spd_rom(const struct mem_controller *ctrl) {}
  64
  65 static inline int spd_read_byte(unsigned int device, unsigned int address)
  66 {
  67         return smbus_read_byte(device, address);
  68 }
  69
  70 #include "northbridge/amd/amdk8/amdk8_f.h"
  71 #include "northbridge/amd/amdk8/incoherent_ht.c"
  72 #include "northbridge/amd/amdk8/coherent_ht.c"
  73 #include "northbridge/amd/amdk8/raminit_f.c"
  74 #include "lib/generic_sdram.c"
  75
  76 #include "resourcemap.c"
  77 #include "cpu/amd/dualcore/dualcore.c"
  78
  79 #define MCP55_PCI_E_X_0 0
  80
  81 #define MCP55_MB_SETUP \
  82         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  83         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  84         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  85         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  86         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  87         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  88
  89 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
  90 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
  91
  92 #include "cpu/amd/car/post_cache_as_ram.c"
  93 #include "cpu/amd/model_fxx/init_cpus.c"
  94 #include "cpu/amd/model_fxx/fidvid.c"
  95
  96 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
  97 #include "northbridge/amd/amdk8/early_ht.c"
  98
  99 static void sio_setup(void)
 100 {
 101         uint32_t dword;
 102         uint8_t byte;
 103
 104         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b);
 105         byte |= 0x20;
 106         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0x7b, byte);
 107
 108         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0);
 109         dword |= (1 << 0);
 110         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa0, dword);
 111
 112         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4);
 113         dword |= (1 << 16);
 114         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE + 1, 0), 0xa4, dword);
 115 }
 116
 117 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 118 {
 119         static const uint16_t spd_addr[] = {
 120                 // Node 0
 121                 DIMM0, DIMM2, 0, 0,
 122                 DIMM1, DIMM3, 0, 0,
 123                 // Node 1
 124                 DIMM4, DIMM6, 0, 0,
 125                 DIMM5, DIMM7, 0, 0,
 126         };
 127
 128         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE
 129                 + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 130
 131         int needs_reset = 0;
 132         unsigned bsp_apicid = 0;
 133
 134         if (!cpu_init_detectedx && boot_cpu()) {
 135                 /* Nothing special needs to be done to find bus 0. */
 136                 /* Allow the HT devices to be found. */
 137                 enumerate_ht_chain();
 138
 139                 sio_setup();
 140
 141                 /* Setup the MCP55. */
 142                 mcp55_enable_rom();
 143         }
 144
 145         if (bist == 0)
 146                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 147
 148         /* FIXME: This should be part of the Super I/O code/config. */
 149         pnp_enter_ext_func_mode(SERIAL_DEV);
 150         /* Switch CLKSEL to 24MHz (default is 48MHz). Needed for serial! */
 151         pnp_write_config(SERIAL_DEV, 0x24, 0);
 152         w83627ehg_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 153         pnp_exit_ext_func_mode(SERIAL_DEV);
 154
 155         setup_mb_resource_map();
 156         uart_init();
 157         report_bist_failure(bist); /* Halt upon BIST failure. */
 158 #if CONFIG_USBDEBUG
 159         mcp55_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 160         early_usbdebug_init();
 161 #endif
 162         console_init();
 163
 164         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 165         print_debug("bsp_apicid=");
 166         print_debug_hex8(bsp_apicid);
 167         print_debug("\n");
 168
 169 #if CONFIG_MEM_TRAIN_SEQ == 1
 170         /* In BSP so could hold all AP until sysinfo is in RAM. */
 171         set_sysinfo_in_ram(0);
 172 #endif
 173
 174         setup_coherent_ht_domain(); /* Routing table and start other core0. */
 175         wait_all_core0_started();
 176
 177 #if CONFIG_LOGICAL_CPUS == 1
 178         /* It is said that we should start core1 after all core0 launched
 179          * becase optimize_link_coherent_ht is moved out from
 180          * setup_coherent_ht_domain, so here need to make sure last core0 is
 181          * started, esp for two way system (there may be APIC ID conflicts in
 182          * that case).
 183          */
 184         start_other_cores();
 185         wait_all_other_cores_started(bsp_apicid);
 186 #endif
 187
 188         /* Set up chains and store link pair for optimization later. */
 189         ht_setup_chains_x(sysinfo); /* Init sblnk and sbbusn, nodes, sbdn. */
 190
 191 #if CONFIG_SET_FIDVID
 192         {
 193                 msr_t msr = rdmsr(0xc0010042);
 194                 print_debug("begin msr fid, vid ");
 195                 print_debug_hex32(msr.hi);
 196                 print_debug_hex32(msr.lo);
 197                 print_debug("\n");
 198         }
 199
 200         enable_fid_change();
 201         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 202         init_fidvid_bsp(bsp_apicid);
 203
 204         {
 205                 msr_t msr = rdmsr(0xc0010042);
 206                 print_debug("end   msr fid, vid ");
 207                 print_debug_hex32(msr.hi);
 208                 print_debug_hex32(msr.lo);
 209                 print_debug("\n");
 210         }
 211 #endif
 212
 213         init_timer(); /* Need to use TMICT to synconize FID/VID. */
 214
 215         needs_reset |= optimize_link_coherent_ht();
 216         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 217         needs_reset |= mcp55_early_setup_x();
 218
 219         /* fidvid change will issue one LDTSTOP and the HT change will be effective too. */
 220         if (needs_reset) {
 221                 print_info("ht reset -\n");
 222                 soft_reset();
 223         }
 224         allow_all_aps_stop(bsp_apicid);
 225
 226         /* It's the time to set ctrl in sysinfo now. */
 227         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 228
 229         enable_smbus();
 230
 231         /* All AP stopped? */
 232
 233         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 234
 235         /* bsp switch stack to RAM and copy sysinfo RAM now. */
 236         post_cache_as_ram();
 237 }
 238