src/mainboard/msi/ms7135/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2007 Philipp Degler <pdegler@rumms.uni-mannheim.de>
   7  * (Thanks to LSRA University of Mannheim for their support)
   8  * Copyright (C) 2008 Jonathan A. Kollasch <jakllsch@kollasch.net>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 #define SERIAL_DEV PNP_DEV(0x4e, W83627THF_SP1)
  26
  27 /* Used by raminit. */
  28
  29 #if CONFIG_LOGICAL_CPUS == 1
  30 #define SET_NB_CFG_54 1
  31 #endif
  32
  33 #include <stdint.h>
  34 #include <string.h>
  35 #include <device/pci_def.h>
  36 #include <arch/io.h>
  37 #include <device/pnp_def.h>
  38 #include <arch/romcc_io.h>
  39 #include <cpu/x86/lapic.h>
  40 #include <pc80/mc146818rtc.h>
  41 #include "cpu/x86/lapic/boot_cpu.c"
  42 #include "northbridge/amd/amdk8/reset_test.c"
  43 #include "superio/winbond/w83627thf/w83627thf_early_serial.c"
  44
  45 #include <cpu/amd/model_fxx_rev.h>
  46 #include <console/console.h>
  47 #include "northbridge/amd/amdk8/incoherent_ht.c"
  48 #include "southbridge/nvidia/ck804/ck804_early_smbus.h"
  49 #include "northbridge/amd/amdk8/raminit.h"
  50 #include "cpu/amd/model_fxx/apic_timer.c"
  51 #include "lib/delay.c"
  52 #include "northbridge/amd/amdk8/debug.c"
  53 #include "cpu/x86/mtrr/earlymtrr.c"
  54 #include "cpu/x86/bist.h"
  55 #include "northbridge/amd/amdk8/setup_resource_map.c"
  56 #include "northbridge/amd/amdk8/coherent_ht.c"
  57 #include "cpu/amd/dualcore/dualcore.c"
  58
  59 static void memreset(int controllers, const struct mem_controller *ctrl)
  60 {
  61         /* FIXME: Nothing to do? */
  62 }
  63
  64 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  65 {
  66         /* FIXME: Nothing to do? */
  67 }
  68
  69 static inline int spd_read_byte(unsigned device, unsigned address)
  70 {
  71         return smbus_read_byte(device, address);
  72 }
  73
  74 #include "northbridge/amd/amdk8/raminit.c"
  75 #include "lib/generic_sdram.c"
  76 #include "southbridge/nvidia/ck804/ck804_early_setup_ss.h"
  77 #include "southbridge/nvidia/ck804/ck804_early_setup_car.c"
  78
  79 #include "cpu/amd/car/post_cache_as_ram.c"
  80 #include "cpu/amd/model_fxx/init_cpus.c"
  81
  82 #include "northbridge/amd/amdk8/early_ht.c"
  83
  84 static void sio_setup(void)
  85 {
  86         uint32_t dword;
  87         uint8_t byte;
  88
  89         /* Subject decoding */
  90         byte = pci_read_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b);
  91         byte |= 0x20;
  92         pci_write_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b, byte);
  93
  94         /* LPC Positive Decode 0 */
  95         dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0);
  96         /* Serial 0, Serial 1 */
  97         dword |= (1 << 0) | (1 << 1);
  98         pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0, dword);
  99 }
 100
 101 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 102 {
 103         static const uint16_t spd_addr[] = {
 104                 (0xa << 3) | 0, (0xa << 3) | 1, 0, 0,
 105                 0, 0, 0, 0,
 106                 0, 0, 0, 0,
 107                 0, 0, 0, 0,
 108         };
 109
 110         int needs_reset;
 111         unsigned bsp_apicid = 0;
 112
 113         struct mem_controller ctrl[8];
 114         unsigned nodes;
 115
 116         if (!cpu_init_detectedx && boot_cpu()) {
 117                 /* Nothing special needs to be done to find bus 0 */
 118                 /* Allow the HT devices to be found */
 119                 enumerate_ht_chain();
 120
 121                 sio_setup();
 122         }
 123
 124         if (bist == 0) {
 125                 bsp_apicid = init_cpus(cpu_init_detectedx);
 126         }
 127
 128         w83627thf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 129         uart_init();
 130         console_init();
 131
 132         /* Halt if there was a built in self test failure */
 133         report_bist_failure(bist);
 134
 135 #if 0
 136         dump_pci_device(PCI_DEV(0, 0x18, 0));
 137 #endif
 138
 139         needs_reset = setup_coherent_ht_domain();
 140
 141         wait_all_core0_started();
 142 #if CONFIG_LOGICAL_CPUS==1
 143         // It is said that we should start core1 after all core0 launched
 144         start_other_cores();
 145         wait_all_other_cores_started(bsp_apicid);
 146 #endif
 147
 148         needs_reset |= ht_setup_chains_x();
 149
 150         needs_reset |= ck804_early_setup_x();
 151
 152         if (needs_reset) {
 153                 print_info("ht reset -\n");
 154                 soft_reset();
 155         }
 156
 157         allow_all_aps_stop(bsp_apicid);
 158
 159         nodes = get_nodes();
 160         //It's the time to set ctrl now;
 161         fill_mem_ctrl(nodes, ctrl, spd_addr);
 162
 163         enable_smbus();
 164
 165 #if 0
 166         dump_spd_registers(&ctrl[0]);
 167         dump_smbus_registers();
 168 #endif
 169
 170         sdram_initialize(nodes, ctrl);
 171
 172 #if 0
 173         print_pci_devices();
 174         dump_pci_devices();
 175 #endif
 176
 177         post_cache_as_ram();
 178 }
 179