src/mainboard/msi/ms7135/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * (Written by Yinghai Lu <yinghailu@amd.com> for AMD)
   6  * Copyright (C) 2007 Philipp Degler <pdegler@rumms.uni-mannheim.de>
   7  * (Thanks to LSRA University of Mannheim for their support)
   8  * Copyright (C) 2008 Jonathan A. Kollasch <jakllsch@kollasch.net>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; either version 2 of the License, or
  13  * (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  23  */
  24
  25 #define ASSEMBLY 1
  26 #define __ROMCC__
  27
  28 #define SERIAL_DEV PNP_DEV(0x4e, W83627HF_SP1)
  29
  30 /* Used by raminit. */
  31 #define QRANK_DIMM_SUPPORT 1
  32
  33 /* Turn this on for SMBus debugging output. */
  34 #define DEBUG_SMBUS 0
  35
  36 #if CONFIG_LOGICAL_CPUS == 1
  37 #define SET_NB_CFG_54 1
  38 #endif
  39
  40 #include <stdint.h>
  41 #include <string.h>
  42 #include <device/pci_def.h>
  43 #include <arch/io.h>
  44 #include <device/pnp_def.h>
  45 #include <arch/romcc_io.h>
  46 #include <cpu/x86/lapic.h>
  47 #include "option_table.h"
  48 #include "pc80/mc146818rtc_early.c"
  49 #include "cpu/x86/lapic/boot_cpu.c"
  50 #include "northbridge/amd/amdk8/reset_test.c"
  51 #include "superio/winbond/w83627hf/w83627hf_early_serial.c"
  52
  53 #if CONFIG_USE_FAILOVER_IMAGE == 0
  54
  55 /* Used by ck804_early_setup(). */
  56 #define CK804_NUM 1
  57 #define CK804_USE_NIC 1
  58 #define CK804_USE_ACI 1
  59
  60 #include <cpu/amd/model_fxx_rev.h>
  61 #include "pc80/serial.c"
  62 #include "arch/i386/lib/console.c"
  63 #include "lib/ramtest.c"
  64 #include "northbridge/amd/amdk8/incoherent_ht.c"
  65 #include "southbridge/nvidia/ck804/ck804_early_smbus.c"
  66 #include "northbridge/amd/amdk8/raminit.h"
  67 #include "cpu/amd/model_fxx/apic_timer.c"
  68 #include "lib/delay.c"
  69 #include "northbridge/amd/amdk8/debug.c"
  70 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  71 #include "cpu/x86/bist.h"
  72 #include "northbridge/amd/amdk8/setup_resource_map.c"
  73 #include "northbridge/amd/amdk8/coherent_ht.c"
  74 #include "cpu/amd/dualcore/dualcore.c"
  75
  76 static void memreset_setup(void)
  77 {
  78         /* FIXME: Nothing to do? */
  79 }
  80
  81 static void memreset(int controllers, const struct mem_controller *ctrl)
  82 {
  83         /* FIXME: Nothing to do? */
  84 }
  85
  86 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  87 {
  88         /* FIXME: Nothing to do? */
  89 }
  90
  91 static inline int spd_read_byte(unsigned device, unsigned address)
  92 {
  93         return smbus_read_byte(device, address);
  94 }
  95
  96 #include "northbridge/amd/amdk8/raminit.c"
  97 #include "lib/generic_sdram.c"
  98 #include "southbridge/nvidia/ck804/ck804_early_setup_ss.h"
  99 #include "southbridge/nvidia/ck804/ck804_early_setup_car.c"
 100 #include "cpu/amd/car/copy_and_run.c"
 101 #include "cpu/amd/car/post_cache_as_ram.c"
 102 #include "cpu/amd/model_fxx/init_cpus.c"
 103
 104 #endif  /* CONFIG_USE_FAILOVER_IMAGE */
 105
 106 #if ((CONFIG_HAVE_FAILOVER_BOOT==1) && (CONFIG_USE_FAILOVER_IMAGE == 1)) \
 107         || ((CONFIG_HAVE_FAILOVER_BOOT==0) && (CONFIG_USE_FALLBACK_IMAGE == 1))
 108
 109 #include "southbridge/nvidia/ck804/ck804_enable_rom.c"
 110 #include "northbridge/amd/amdk8/early_ht.c"
 111
 112 static void sio_setup(void)
 113 {
 114         unsigned value;
 115         uint32_t dword;
 116         uint8_t byte;
 117
 118         /* Subject decoding */
 119         byte = pci_read_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b);
 120         byte |= 0x20;
 121         pci_write_config8(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0x7b, byte);
 122
 123         /* LPC Positive Decode 0 */
 124         dword = pci_read_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0);
 125         /* Serial 0, Serial 1 */
 126         dword |= (1 << 0) | (1 << 1);
 127         pci_write_config32(PCI_DEV(0, CK804_DEVN_BASE + 1, 0), 0xa0, dword);
 128 }
 129
 130 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 131 {
 132         unsigned last_boot_normal_x = last_boot_normal();
 133
 134         /* Is this a CPU only reset? Or is this a secondary CPU? */
 135         if ((cpu_init_detectedx) || (!boot_cpu())) {
 136                 if (last_boot_normal_x) {
 137                         goto normal_image;
 138                 } else {
 139                         goto fallback_image;
 140                 }
 141         }
 142
 143         /* Nothing special needs to be done to find bus 0 */
 144         /* Allow the HT devices to be found */
 145         enumerate_ht_chain();
 146
 147         sio_setup();
 148
 149         /* Setup the ck804 */
 150         ck804_enable_rom();
 151
 152         /* Is this a deliberate reset by the BIOS? */
 153         if (bios_reset_detected() && last_boot_normal_x) {
 154                 goto normal_image;
 155         }
 156
 157         /* This is the primary CPU. How should I boot? */
 158         else if (do_normal_boot()) {
 159                 goto normal_image;
 160         } else {
 161                 goto fallback_image;
 162         }
 163
 164 normal_image:
 165         __asm__ volatile ("jmp __normal_image"
 166                 :                                       /* outputs */
 167                 :"a" (bist), "b"(cpu_init_detectedx)    /* inputs */
 168                 );
 169
 170 fallback_image:
 171
 172 #if CONFIG_HAVE_FAILOVER_BOOT == 1
 173         __asm__ volatile ("jmp __fallback_image"
 174                 :                                       /* outputs */
 175                 :"a" (bist), "b"(cpu_init_detectedx)    /* inputs */
 176                 )
 177 #endif
 178         ;
 179 }
 180
 181 #endif /* ((CONFIG_HAVE_FAILOVER_BOOT==1) && (CONFIG_USE_FAILOVER_IMAGE == 1)) ... */
 182
 183 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 184
 185 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 186 {
 187 #if CONFIG_HAVE_FAILOVER_BOOT == 1
 188 #if CONFIG_USE_FAILOVER_IMAGE == 1
 189         failover_process(bist, cpu_init_detectedx);
 190 #else
 191         real_main(bist, cpu_init_detectedx);
 192 #endif
 193 #else
 194 #if CONFIG_USE_FALLBACK_IMAGE == 1
 195         failover_process(bist, cpu_init_detectedx);
 196 #endif
 197         real_main(bist, cpu_init_detectedx);
 198 #endif
 199 }
 200
 201 #if CONFIG_USE_FAILOVER_IMAGE == 0
 202 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 203 {
 204         static const uint16_t spd_addr[] = {
 205                 (0xa << 3) | 0, (0xa << 3) | 1, 0, 0,
 206                 0, 0, 0, 0,
 207                 0, 0, 0, 0,
 208                 0, 0, 0, 0,
 209         };
 210
 211         int needs_reset;
 212         unsigned bsp_apicid = 0;
 213
 214         struct mem_controller ctrl[8];
 215         unsigned nodes;
 216
 217         if (bist == 0) {
 218                 bsp_apicid = init_cpus(cpu_init_detectedx);
 219         }
 220
 221         w83627hf_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 222         uart_init();
 223         console_init();
 224
 225         /* Halt if there was a built in self test failure */
 226         report_bist_failure(bist);
 227
 228 #if 0
 229         dump_pci_device(PCI_DEV(0, 0x18, 0));
 230 #endif
 231
 232         needs_reset = setup_coherent_ht_domain();
 233
 234         wait_all_core0_started();
 235 #if CONFIG_LOGICAL_CPUS==1
 236         // It is said that we should start core1 after all core0 launched
 237         start_other_cores();
 238         wait_all_other_cores_started(bsp_apicid);
 239 #endif
 240
 241         needs_reset |= ht_setup_chains_x();
 242
 243         needs_reset |= ck804_early_setup_x();
 244
 245         if (needs_reset) {
 246                 print_info("ht reset -\r\n");
 247                 soft_reset();
 248         }
 249
 250         allow_all_aps_stop(bsp_apicid);
 251
 252         nodes = get_nodes();
 253         //It's the time to set ctrl now;
 254         fill_mem_ctrl(nodes, ctrl, spd_addr);
 255
 256         enable_smbus();
 257
 258 #if 0
 259         dump_spd_registers(&ctrl[0]);
 260         dump_smbus_registers();
 261 #endif
 262
 263         memreset_setup();
 264         sdram_initialize(nodes, ctrl);
 265
 266 #if 0
 267         print_pci_devices();
 268         dump_pci_devices();
 269 #endif
 270
 271         post_cache_as_ram();
 272 }
 273 #endif /* CONFIG_USE_FAILOVER_IMAGE */