cc9e7fda98bdfe95731f36da698da7c0f8be9c0b
[coreboot.git] / src / mainboard / lippert / spacerunner-lx / romstage.c
1 /*
2  * This file is part of the coreboot project.
3  *
4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
5  * Copyright (C) 2008 LiPPERT Embedded Computers GmbH
6  *
7  * This program is free software; you can redistribute it and/or modify
8  * it under the terms of the GNU General Public License as published by
9  * the Free Software Foundation; either version 2 of the License, or
10  * (at your option) any later version.
11  *
12  * This program is distributed in the hope that it will be useful,
13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15  * GNU General Public License for more details.
16  *
17  * You should have received a copy of the GNU General Public License
18  * along with this program; if not, write to the Free Software
19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
20  */
21
22 /* Based on romstage.c from AMD's DB800 and DBM690T mainboards. */
23
24 #include <stdlib.h>
25 #include <stdint.h>
26 #include <spd.h>
27 #include <device/pci_def.h>
28 #include <arch/io.h>
29 #include <device/pnp_def.h>
30 #include <arch/hlt.h>
31 #include <console/console.h>
32 #include "cpu/x86/bist.h"
33 #include "cpu/x86/msr.h"
34 #include <cpu/amd/lxdef.h>
35 #include <cpu/amd/geode_post_code.h>
36 #include "southbridge/amd/cs5536/cs5536.h"
37 #include <spd.h>
38
39 #include "southbridge/amd/cs5536/cs5536_early_smbus.c"
40 #include "southbridge/amd/cs5536/cs5536_early_setup.c"
41 #include "superio/ite/it8712f/it8712f_early_serial.c"
42
43 /* Bit0 enables Spread Spectrum, bit1 makes on-board SSD act as IDE slave. */
44 #if CONFIG_ONBOARD_IDE_SLAVE
45         #define SMC_CONFIG      0x03
46 #else
47         #define SMC_CONFIG      0x01
48 #endif
49
50 #define ManualConf 1            /* No automatic strapped PLL config */
51 #define PLLMSRhi 0x0000059C     /* Manual settings for the PLL */
52 #define PLLMSRlo 0x00DE6001
53
54 static const unsigned char spdbytes[] = {       // 4x Promos V58C2512164SA-J5I
55         0xFF, 0xFF,                             // only values used by Geode-LX raminit.c are set
56         [SPD_MEMORY_TYPE]               = SPD_MEMORY_TYPE_SDRAM_DDR,    // (Fundamental) memory type
57         [SPD_NUM_ROWS]                  = 0x0D, // Number of row address bits [13]
58         [SPD_NUM_COLUMNS]               = 0x0A, // Number of column address bits [10]
59         [SPD_NUM_DIMM_BANKS]            = 1,    // Number of module rows (banks)
60         0xFF, 0xFF, 0xFF,
61         [SPD_MIN_CYCLE_TIME_AT_CAS_MAX] = 0x50, // SDRAM cycle time (highest CAS latency), RAS access time (tRAC) [5.0 ns in BCD]
62         0xFF, 0xFF,
63         [SPD_REFRESH]                   = 0x82, // Refresh rate/type [Self Refresh, 7.8 us]
64         [SPD_PRIMARY_SDRAM_WIDTH]       = 64,   // SDRAM width (primary SDRAM) [64 bits]
65         0xFF, 0xFF, 0xFF,
66         [SPD_NUM_BANKS_PER_SDRAM]       = 4,    // SDRAM device attributes, number of banks on SDRAM device
67         [SPD_ACCEPTABLE_CAS_LATENCIES]  = 0x1C, // SDRAM device attributes, CAS latency [3, 2.5, 2]
68         0xFF, 0xFF,
69         [SPD_MODULE_ATTRIBUTES]         = 0x20, // SDRAM module attributes [differential clk]
70         [SPD_DEVICE_ATTRIBUTES_GENERAL] = 0x40, // SDRAM device attributes, general [Concurrent AP]
71         [SPD_SDRAM_CYCLE_TIME_2ND]      = 0x60, // SDRAM cycle time (2nd highest CAS latency) [6.0 ns in BCD]
72         0xFF,
73         [SPD_SDRAM_CYCLE_TIME_3RD]      = 0x75, // SDRAM cycle time (3rd highest CAS latency) [7.5 ns in BCD]
74         0xFF,
75         [SPD_tRP]                       = 60,   // Min. row precharge time [15 ns in units of 0.25 ns]
76         [SPD_tRRD]                      = 40,   // Min. row active to row active [10 ns in units of 0.25 ns]
77         [SPD_tRCD]                      = 60,   // Min. RAS to CAS delay [15 ns in units of 0.25 ns]
78         [SPD_tRAS]                      = 40,   // Min. RAS pulse width = active to precharge delay [40 ns]
79         [SPD_BANK_DENSITY]              = 0x40, // Density of each row on module [256 MB]
80         0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF,
81         [SPD_tRFC]                      = 70    // SDRAM Device Minimum Auto Refresh to Active/Auto Refresh [70 ns]
82 };
83
84 static inline int spd_read_byte(unsigned int device, unsigned int address)
85 {
86         if (device != DIMM0)
87                 return 0xFF;    /* No DIMM1, don't even try. */
88
89 #if CONFIG_DEBUG_SMBUS
90         if (address >= sizeof(spdbytes) || spdbytes[address] == 0xFF) {
91                 print_err("ERROR: spd_read_byte(DIMM0, 0x");
92                 print_err_hex8(address);
93                 print_err(") returns 0xff\n");
94         }
95 #endif
96
97         /* Fake SPD ROM value */
98         return (address < sizeof(spdbytes)) ? spdbytes[address] : 0xFF;
99 }
100
101 /* Send config data to System Management Controller via SMB. */
102 static int smc_send_config(unsigned char config_data)
103 {
104         if (smbus_check_stop_condition(SMBUS_IO_BASE))
105                 return 1;
106         if (smbus_start_condition(SMBUS_IO_BASE))
107                 return 2;
108         if (smbus_send_slave_address(SMBUS_IO_BASE, 0x50)) // SMC address
109                 return 3;
110         if (smbus_send_command(SMBUS_IO_BASE, 0x28)) // set config data
111                 return 4;
112         if (smbus_send_command(SMBUS_IO_BASE, 0x01)) // data length
113                 return 5;
114         if (smbus_send_command(SMBUS_IO_BASE, config_data))
115                 return 6;
116         smbus_stop_condition(SMBUS_IO_BASE);
117         return 0;
118 }
119
120 #include "northbridge/amd/lx/raminit.h"
121 #include "northbridge/amd/lx/pll_reset.c"
122 #include "northbridge/amd/lx/raminit.c"
123 #include "lib/generic_sdram.c"
124 #include "cpu/amd/model_lx/cpureginit.c"
125 #include "cpu/amd/model_lx/syspreinit.c"
126 #include "cpu/amd/model_lx/msrinit.c"
127
128 static const u16 sio_init_table[] = { // hi=data, lo=index
129         0x0707,         // select LDN 7 (GPIO, SPI, watchdog, ...)
130         0x072C,         // VIN6 enabled, FAN4/5 disabled, VIN7,VIN3 internal
131         0x1423,         // don't delay PoWeROK1/2
132         0x9072,         // watchdog triggers PWROK, counts seconds
133 #if !CONFIG_USE_WATCHDOG_ON_BOOT
134         0x0073, 0x0074, // disarm watchdog by changing 56 s timeout to 0
135 #endif
136         0xBF25, 0x172A, 0xF326, // select GPIO function for most pins
137         0xFF27, 0xDF28, 0x2729, // (GP45=SUSB, GP23,22,16,15=SPI, GP13=PWROK1)
138         0x66B8, 0x0CB9, // enable pullups on SPI, RS485_EN
139         0x07C0,         // enable Simple-I/O for GP12-10= RS485_EN2,1, LIVE_LED
140         0x07C8,         // config GP12-10 as output
141         0x2DF5,         // map Hw Monitor Thermal Output to GP55
142         0x08F8,         // map GP LED Blinking 1 to GP10=LIVE_LED (deactivate Simple I/O to use)
143 };
144
145 /* Early mainboard specific GPIO setup. */
146 static void mb_gpio_init(void)
147 {
148         int i;
149
150         /* Init Super I/O WDT, GPIOs. Done early, WDT init may trigger reset! */
151         it8712f_enter_conf();
152         for (i = 0; i < ARRAY_SIZE(sio_init_table); i++) {
153                 u16 val = sio_init_table[i];
154                 outb((u8)val, SIO_INDEX);
155                 outb(val >> 8, SIO_DATA);
156         }
157         it8712f_exit_conf();
158 }
159
160 void main(unsigned long bist)
161 {
162         int err;
163         post_code(0x01);
164
165         static const struct mem_controller memctrl[] = {
166                 {.channel0 = {(0xa << 3) | 0, (0xa << 3) | 1}}
167         };
168
169         SystemPreInit();
170         msr_init();
171
172         cs5536_early_setup();
173
174         /*
175          * Note: Must do this AFTER the early_setup! It is counting on some
176          * early MSR setup for CS5536.
177          */
178         it8712f_enable_serial(0, CONFIG_TTYS0_BASE); // Does not use its 1st parameter
179         mb_gpio_init();
180         uart_init();
181         console_init();
182
183         /* Halt if there was a built in self test failure */
184         report_bist_failure(bist);
185
186         pll_reset(ManualConf);
187
188         cpuRegInit(0, DIMM0, DIMM1, DRAM_TERMINATED);
189
190         /* bit1 = on-board IDE is slave, bit0 = Spread Spectrum */
191         if ((err = smc_send_config(SMC_CONFIG))) {
192                 print_err("ERROR ");
193                 print_err_char('0'+err);
194                 print_err(" sending config data to SMC\n");
195         }
196
197         sdram_initialize(1, memctrl);
198
199         /* Check memory. */
200         /* ram_check(0, 640 * 1024); */
201
202         /* Memory is setup. Return to cache_as_ram.inc and continue to boot. */
203         return;
204 }