src/mainboard/kontron/986lcd-m/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <lib.h>
  25 #include <arch/io.h>
  26 #include <arch/romcc_io.h>
  27 #include <device/pci_def.h>
  28 #include <device/pnp_def.h>
  29 #include <cpu/x86/lapic.h>
  30 #include <usbdebug.h>
  31
  32 #include "superio/winbond/w83627thg/w83627thg.h"
  33
  34 #include <pc80/mc146818rtc.h>
  35 #include "option_table.h"
  36
  37 #include <console/console.h>
  38 #include <cpu/x86/bist.h>
  39
  40 #include "superio/winbond/w83627thg/w83627thg_early_serial.c"
  41
  42 void enable_smbus(void);
  43
  44 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  45
  46 #include "northbridge/intel/i945/i945.h"
  47 #include "northbridge/intel/i945/raminit.h"
  48 #include "southbridge/intel/i82801gx/i82801gx.h"
  49
  50 void setup_ich7_gpios(void)
  51 {
  52         printk(BIOS_DEBUG, " GPIOS...");
  53         /* General Registers */
  54         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  55         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  56         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  57         /* Output Control Registers */
  58         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  59         /* Input Control Registers */
  60         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  61         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  62         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  63         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  64 }
  65
  66 static void ich7_enable_lpc(void)
  67 {
  68         // Enable Serial IRQ
  69         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  70         // Set COM1/COM2 decode range
  71         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  72         // Enable COM1/COM2/KBD/SuperIO1+2
  73         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
  74         // Enable HWM at 0xa00
  75         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0a01);
  76         // COM3 decode
  77         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x000403e9);
  78         // COM4 decode
  79         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x000402e9);
  80         // io 0x300 decode
  81         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
  82 }
  83
  84 /* This box has two superios, so enabling serial becomes slightly excessive.
  85  * We disable a lot of stuff to make sure that there are no conflicts between
  86  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  87  * but safe anyways" method.
  88  */
  89 static void early_superio_config_w83627thg(void)
  90 {
  91         device_t dev;
  92
  93         dev=PNP_DEV(0x2e, W83627THG_SP1);
  94         pnp_enter_ext_func_mode(dev);
  95
  96         pnp_write_config(dev, 0x24, 0xc6); // PNPCSV
  97
  98         pnp_write_config(dev, 0x29, 0x43); // GPIO settings
  99         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings
 100
 101         dev=PNP_DEV(0x2e, W83627THG_SP1);
 102         pnp_set_logical_device(dev);
 103         pnp_set_enable(dev, 0);
 104         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 105         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 106         pnp_set_enable(dev, 1);
 107
 108         dev=PNP_DEV(0x2e, W83627THG_SP2);
 109         pnp_set_logical_device(dev);
 110         pnp_set_enable(dev, 0);
 111         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 112         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 113         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 114         pnp_set_enable(dev, 1);
 115
 116         dev=PNP_DEV(0x2e, W83627THG_KBC);
 117         pnp_set_logical_device(dev);
 118         pnp_set_enable(dev, 0);
 119         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 120         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 121         // pnp_write_config(dev, 0xf0, 0x82);
 122         pnp_set_enable(dev, 1);
 123
 124         dev=PNP_DEV(0x2e, W83627THG_GAME_MIDI_GPIO1);
 125         pnp_set_logical_device(dev);
 126         pnp_set_enable(dev, 0);
 127         pnp_write_config(dev, 0xf5, 0xff); // invert all GPIOs
 128         pnp_set_enable(dev, 1);
 129
 130         dev=PNP_DEV(0x2e, W83627THG_GPIO2);
 131         pnp_set_logical_device(dev);
 132         pnp_set_enable(dev, 1); // Just enable it
 133
 134         dev=PNP_DEV(0x2e, W83627THG_GPIO3);
 135         pnp_set_logical_device(dev);
 136         pnp_set_enable(dev, 0);
 137         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 138         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 139         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 140
 141         dev=PNP_DEV(0x2e, W83627THG_FDC);
 142         pnp_set_logical_device(dev);
 143         pnp_set_enable(dev, 0);
 144
 145         dev=PNP_DEV(0x2e, W83627THG_PP);
 146         pnp_set_logical_device(dev);
 147         pnp_set_enable(dev, 0);
 148
 149         /* Enable HWM */
 150         dev=PNP_DEV(0x2e, W83627THG_HWM);
 151         pnp_set_logical_device(dev);
 152         pnp_set_enable(dev, 0);
 153         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 154         pnp_set_enable(dev, 1);
 155
 156         pnp_exit_ext_func_mode(dev);
 157
 158         dev=PNP_DEV(0x4e, W83627THG_SP1);
 159         pnp_enter_ext_func_mode(dev);
 160
 161         pnp_set_logical_device(dev); // Set COM3 to sane non-conflicting values
 162         pnp_set_enable(dev, 0);
 163         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3e8);
 164         pnp_set_irq(dev, PNP_IDX_IRQ0, 11);
 165         pnp_set_enable(dev, 1);
 166
 167         dev=PNP_DEV(0x4e, W83627THG_SP2);
 168         pnp_set_logical_device(dev); // Set COM4 to sane non-conflicting values
 169         pnp_set_enable(dev, 0);
 170         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2e8);
 171         pnp_set_irq(dev, PNP_IDX_IRQ0, 10);
 172         pnp_set_enable(dev, 1);
 173
 174         dev=PNP_DEV(0x4e, W83627THG_FDC);
 175         pnp_set_logical_device(dev);
 176         pnp_set_enable(dev, 0);
 177
 178         dev=PNP_DEV(0x4e, W83627THG_PP);
 179         pnp_set_logical_device(dev);
 180         pnp_set_enable(dev, 0);
 181
 182         dev=PNP_DEV(0x4e, W83627THG_KBC);
 183         pnp_set_logical_device(dev);
 184         pnp_set_enable(dev, 0);
 185         pnp_set_iobase(dev, PNP_IDX_IO0, 0x00);
 186         pnp_set_iobase(dev, PNP_IDX_IO1, 0x00);
 187
 188         pnp_exit_ext_func_mode(dev);
 189 }
 190
 191 static void rcba_config(void)
 192 {
 193         u32 reg32;
 194
 195         /* Set up virtual channel 0 */
 196         //RCBA32(0x0014) = 0x80000001;
 197         //RCBA32(0x001c) = 0x03128010;
 198
 199         /* Device 1f interrupt pin register */
 200         RCBA32(0x3100) = 0x00042210;
 201         /* Device 1d interrupt pin register */
 202         RCBA32(0x310c) = 0x00214321;
 203
 204         /* dev irq route register */
 205         RCBA16(0x3140) = 0x0132;
 206         RCBA16(0x3142) = 0x3241;
 207         RCBA16(0x3144) = 0x0237;
 208         RCBA16(0x3146) = 0x3210;
 209         RCBA16(0x3148) = 0x3210;
 210
 211         /* Enable IOAPIC */
 212         RCBA8(0x31ff) = 0x03;
 213
 214         /* Enable upper 128bytes of CMOS */
 215         RCBA32(0x3400) = (1 << 2);
 216
 217         /* Now, this is a bit ugly. As per PCI specification, function 0 of a
 218          * device always has to be implemented. So disabling ethernet port 1
 219          * would essentially disable all three ethernet ports of the mainboard.
 220          * It's possible to rename the ports to achieve compatibility to the
 221          * PCI spec but this will confuse all (static!) tables containing
 222          * interrupt routing information.
 223          * To avoid this, we enable (unused) port 6 and swap it with port 1
 224          * in the case that ethernet port 1 is disabled. Since no devices
 225          * are connected to that port, we don't have to worry about interrupt
 226          * routing.
 227          */
 228         int port_shuffle = 0;
 229
 230         /* Disable unused devices */
 231         reg32 = FD_ACMOD|FD_ACAUD|FD_PATA;
 232         reg32 |= FD_PCIE6|FD_PCIE5|FD_PCIE4;
 233
 234         if (read_option(CMOS_VSTART_ethernet1, CMOS_VLEN_ethernet1, 0) != 0) {
 235                 printk(BIOS_DEBUG, "Disabling ethernet adapter 1.\n");
 236                 reg32 |= FD_PCIE1;
 237         }
 238         if (read_option(CMOS_VSTART_ethernet2, CMOS_VLEN_ethernet2, 0) != 0) {
 239                 printk(BIOS_DEBUG, "Disabling ethernet adapter 2.\n");
 240                 reg32 |= FD_PCIE2;
 241         } else {
 242                 if (reg32 & FD_PCIE1)
 243                         port_shuffle = 1;
 244         }
 245         if (read_option(CMOS_VSTART_ethernet3, CMOS_VLEN_ethernet3, 0) != 0) {
 246                 printk(BIOS_DEBUG, "Disabling ethernet adapter 3.\n");
 247                 reg32 |= FD_PCIE3;
 248         } else {
 249                 if (reg32 & FD_PCIE1)
 250                         port_shuffle = 1;
 251         }
 252
 253         if (port_shuffle) {
 254                 /* Enable PCIE6 again */
 255                 reg32 &= ~FD_PCIE6;
 256                 /* Swap PCIE6 and PCIE1 */
 257                 RCBA32(RPFN) = 0x00043215;
 258         }
 259
 260         reg32 |= 1;
 261
 262         RCBA32(0x3418) = reg32;
 263
 264         /* Enable PCIe Root Port Clock Gate */
 265         // RCBA32(0x341c) = 0x00000001;
 266 }
 267
 268 static void early_ich7_init(void)
 269 {
 270         uint8_t reg8;
 271         uint32_t reg32;
 272
 273         // program secondary mlt XXX byte?
 274         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 275
 276         // reset rtc power status
 277         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 278         reg8 &= ~(1 << 2);
 279         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 280
 281         // usb transient disconnect
 282         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 283         reg8 |= (3 << 0);
 284         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 285
 286         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 287         reg32 |= (1 << 29) | (1 << 17);
 288         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 289
 290         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 291         reg32 |= (1 << 31) | (1 << 27);
 292         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 293
 294         RCBA32(0x0088) = 0x0011d000;
 295         RCBA16(0x01fc) = 0x060f;
 296         RCBA32(0x01f4) = 0x86000040;
 297         RCBA32(0x0214) = 0x10030549;
 298         RCBA32(0x0218) = 0x00020504;
 299         RCBA8(0x0220) = 0xc5;
 300         reg32 = RCBA32(0x3410);
 301         reg32 |= (1 << 6);
 302         RCBA32(0x3410) = reg32;
 303         reg32 = RCBA32(0x3430);
 304         reg32 &= ~(3 << 0);
 305         reg32 |= (1 << 0);
 306         RCBA32(0x3430) = reg32;
 307         RCBA32(0x3418) |= (1 << 0);
 308         RCBA16(0x0200) = 0x2008;
 309         RCBA8(0x2027) = 0x0d;
 310         RCBA16(0x3e08) |= (1 << 7);
 311         RCBA16(0x3e48) |= (1 << 7);
 312         RCBA32(0x3e0e) |= (1 << 7);
 313         RCBA32(0x3e4e) |= (1 << 7);
 314
 315         // next step only on ich7m b0 and later:
 316         reg32 = RCBA32(0x2034);
 317         reg32 &= ~(0x0f << 16);
 318         reg32 |= (5 << 16);
 319         RCBA32(0x2034) = reg32;
 320 }
 321
 322 #include <cbmem.h>
 323
 324 // Now, this needs to be included because it relies on the symbol
 325 // __PRE_RAM__ being set during CAR stage (in order to compile the
 326 // BSS free versions of the functions). Either rewrite the code
 327 // to be always BSS free, or invent a flag that's better suited than
 328 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 329 //
 330 #include "lib/cbmem.c"
 331
 332 void main(unsigned long bist)
 333 {
 334         u32 reg32;
 335         int boot_mode = 0;
 336
 337         if (bist == 0) {
 338                 enable_lapic();
 339         }
 340
 341         /* Force PCIRST# */
 342         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 343         udelay(200 * 1000);
 344         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 345
 346         ich7_enable_lpc();
 347         early_superio_config_w83627thg();
 348
 349         /* Set up the console */
 350         uart_init();
 351
 352 #if CONFIG_USBDEBUG
 353         i82801gx_enable_usbdebug(1);
 354         early_usbdebug_init();
 355 #endif
 356
 357         console_init();
 358
 359         /* Halt if there was a built in self test failure */
 360         report_bist_failure(bist);
 361
 362         if (MCHBAR16(SSKPD) == 0xCAFE) {
 363                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 364                 outb(0x6, 0xcf9);
 365                 while (1) asm("hlt");
 366         }
 367
 368         /* Perform some early chipset initialization required
 369          * before RAM initialization can work
 370          */
 371         i945_early_initialization();
 372
 373         /* Read PM1_CNT */
 374         reg32 = inl(DEFAULT_PMBASE + 0x04);
 375         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 376         if (((reg32 >> 10) & 7) == 5) {
 377 #if CONFIG_HAVE_ACPI_RESUME
 378                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 379                 boot_mode = 2;
 380                 /* Clear SLP_TYPE. This will break stage2 but
 381                  * we care for that when we get there.
 382                  */
 383                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 384
 385 #else
 386                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 387 #endif
 388         }
 389
 390         /* Enable SPD ROMs and DDR-II DRAM */
 391         enable_smbus();
 392
 393 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 394         dump_spd_registers();
 395 #endif
 396
 397         sdram_initialize(boot_mode);
 398
 399         /* Perform some initialization that must run before stage2 */
 400         early_ich7_init();
 401
 402         /* This should probably go away. Until now it is required
 403          * and mainboard specific
 404          */
 405         rcba_config();
 406
 407         /* Chipset Errata! */
 408         fixup_i945_errata();
 409
 410         /* Initialize the internal PCIe links before we go into stage2 */
 411         i945_late_initialization();
 412
 413 #if !CONFIG_HAVE_ACPI_RESUME
 414 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 415 #if CONFIG_DEBUG_RAM_SETUP
 416         sdram_dump_mchbar_registers();
 417 #endif
 418
 419         {
 420                 /* This will not work if TSEG is in place! */
 421                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 422
 423                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 424                 ram_check(0x00000000, 0x000a0000);
 425                 //ram_check(0x00100000, tom);
 426         }
 427 #endif
 428 #endif
 429
 430         quick_ram_check();
 431
 432         MCHBAR16(SSKPD) = 0xCAFE;
 433
 434 #if CONFIG_HAVE_ACPI_RESUME
 435         /* Start address of high memory tables */
 436         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 437
 438         /* If there is no high memory area, we didn't boot before, so
 439          * this is not a resume. In that case we just create the cbmem toc.
 440          */
 441         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 442                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 443
 444                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 445                  * through stage 2. We could keep stuff like stack and heap in high tables
 446                  * memory completely, but that's a wonderful clean up task for another
 447                  * day.
 448                  */
 449                 if (resume_backup_memory)
 450                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 451
 452                 /* Magic for S3 resume */
 453                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 454         }
 455 #endif
 456 }
 457