src/mainboard/kontron/986lcd-m/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 /* Configuration of the i945 driver */
  23 #define CHIPSET_I945GM 1
  24 /* Usually system firmware turns off system memory clock signals to
  25  * unused SO-DIMM slots to reduce EMI and power consumption.
  26  * However, the Kontron 986LCD-M does not like unused clock signals to
  27  * be disabled. If other similar mainboard occur, it would make sense
  28  * to make this an entry in the sysinfo structure, and pre-initialize that
  29  * structure in the mainboard's romstage.c main() function. For now a
  30  * #define will do.
  31  */
  32 #define OVERRIDE_CLOCK_DISABLE 1
  33 #define CHANNEL_XOR_RANDOMIZATION 1
  34
  35 #include <stdint.h>
  36 #include <string.h>
  37 #include <arch/io.h>
  38 #include <arch/romcc_io.h>
  39 #include <device/pci_def.h>
  40 #include <device/pnp_def.h>
  41 #include <cpu/x86/lapic.h>
  42
  43 #include "superio/winbond/w83627thg/w83627thg.h"
  44
  45 #include <pc80/mc146818rtc.h>
  46
  47 #include <console/console.h>
  48 #include <cpu/x86/bist.h>
  49
  50 #if CONFIG_USBDEBUG
  51 #define DBGP_DEFAULT 1
  52 #include <usbdebug.h>
  53 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  54 #include "pc80/usbdebug_serial.c"
  55 #endif
  56
  57 #include "lib/ramtest.c"
  58 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  59 #include "superio/winbond/w83627thg/w83627thg_early_serial.c"
  60
  61 #include "northbridge/intel/i945/udelay.c"
  62
  63 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  64
  65 #include "southbridge/intel/i82801gx/i82801gx.h"
  66 static void setup_ich7_gpios(void)
  67 {
  68         printk(BIOS_DEBUG, " GPIOS...");
  69         /* General Registers */
  70         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  71         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  72         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  73         /* Output Control Registers */
  74         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  75         /* Input Control Registers */
  76         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  77         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  78         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  79         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  80 }
  81
  82 #include "northbridge/intel/i945/early_init.c"
  83
  84 static inline int spd_read_byte(unsigned device, unsigned address)
  85 {
  86         return smbus_read_byte(device, address);
  87 }
  88
  89 #include "northbridge/intel/i945/raminit.h"
  90 #include "northbridge/intel/i945/raminit.c"
  91 #include "northbridge/intel/i945/errata.c"
  92 #include "northbridge/intel/i945/debug.c"
  93
  94 static void ich7_enable_lpc(void)
  95 {
  96         // Enable Serial IRQ
  97         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  98         // Set COM1/COM2 decode range
  99         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
 100         // Enable COM1/COM2/KBD/SuperIO1+2
 101         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
 102         // Enable HWM at 0xa00
 103         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0a01);
 104         // COM3 decode
 105         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x000403e9);
 106         // COM4 decode
 107         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x000402e9);
 108         // io 0x300 decode
 109         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
 110 }
 111
 112 /* This box has two superios, so enabling serial becomes slightly excessive.
 113  * We disable a lot of stuff to make sure that there are no conflicts between
 114  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 115  * but safe anyways" method.
 116  */
 117 static void early_superio_config_w83627thg(void)
 118 {
 119         device_t dev;
 120
 121         dev=PNP_DEV(0x2e, W83627THG_SP1);
 122         pnp_enter_ext_func_mode(dev);
 123
 124         pnp_write_config(dev, 0x24, 0xc6); // PNPCSV
 125
 126         pnp_write_config(dev, 0x29, 0x43); // GPIO settings
 127         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings
 128
 129         dev=PNP_DEV(0x2e, W83627THG_SP1);
 130         pnp_set_logical_device(dev);
 131         pnp_set_enable(dev, 0);
 132         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 133         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 134         pnp_set_enable(dev, 1);
 135
 136         dev=PNP_DEV(0x2e, W83627THG_SP2);
 137         pnp_set_logical_device(dev);
 138         pnp_set_enable(dev, 0);
 139         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 140         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 141         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 142         pnp_set_enable(dev, 1);
 143
 144         dev=PNP_DEV(0x2e, W83627THG_KBC);
 145         pnp_set_logical_device(dev);
 146         pnp_set_enable(dev, 0);
 147         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 148         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 149         // pnp_write_config(dev, 0xf0, 0x82);
 150         pnp_set_enable(dev, 1);
 151
 152         dev=PNP_DEV(0x2e, W83627THG_GAME_MIDI_GPIO1);
 153         pnp_set_logical_device(dev);
 154         pnp_set_enable(dev, 0);
 155         pnp_write_config(dev, 0xf5, 0xff); // invert all GPIOs
 156         pnp_set_enable(dev, 1);
 157
 158         dev=PNP_DEV(0x2e, W83627THG_GPIO2);
 159         pnp_set_logical_device(dev);
 160         pnp_set_enable(dev, 1); // Just enable it
 161
 162         dev=PNP_DEV(0x2e, W83627THG_GPIO3);
 163         pnp_set_logical_device(dev);
 164         pnp_set_enable(dev, 0);
 165         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 166         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 167         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 168
 169         dev=PNP_DEV(0x2e, W83627THG_FDC);
 170         pnp_set_logical_device(dev);
 171         pnp_set_enable(dev, 0);
 172
 173         dev=PNP_DEV(0x2e, W83627THG_PP);
 174         pnp_set_logical_device(dev);
 175         pnp_set_enable(dev, 0);
 176
 177         /* Enable HWM */
 178         dev=PNP_DEV(0x2e, W83627THG_HWM);
 179         pnp_set_logical_device(dev);
 180         pnp_set_enable(dev, 0);
 181         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 182         pnp_set_enable(dev, 1);
 183
 184         pnp_exit_ext_func_mode(dev);
 185
 186         dev=PNP_DEV(0x4e, W83627THG_SP1);
 187         pnp_enter_ext_func_mode(dev);
 188
 189         pnp_set_logical_device(dev); // Set COM3 to sane non-conflicting values
 190         pnp_set_enable(dev, 0);
 191         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3e8);
 192         pnp_set_irq(dev, PNP_IDX_IRQ0, 11);
 193         pnp_set_enable(dev, 1);
 194
 195         dev=PNP_DEV(0x4e, W83627THG_SP2);
 196         pnp_set_logical_device(dev); // Set COM4 to sane non-conflicting values
 197         pnp_set_enable(dev, 0);
 198         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2e8);
 199         pnp_set_irq(dev, PNP_IDX_IRQ0, 10);
 200         pnp_set_enable(dev, 1);
 201
 202         dev=PNP_DEV(0x4e, W83627THG_FDC);
 203         pnp_set_logical_device(dev);
 204         pnp_set_enable(dev, 0);
 205
 206         dev=PNP_DEV(0x4e, W83627THG_PP);
 207         pnp_set_logical_device(dev);
 208         pnp_set_enable(dev, 0);
 209
 210         dev=PNP_DEV(0x4e, W83627THG_KBC);
 211         pnp_set_logical_device(dev);
 212         pnp_set_enable(dev, 0);
 213         pnp_set_iobase(dev, PNP_IDX_IO0, 0x00);
 214         pnp_set_iobase(dev, PNP_IDX_IO1, 0x00);
 215
 216         pnp_exit_ext_func_mode(dev);
 217 }
 218
 219 static void rcba_config(void)
 220 {
 221         u32 reg32;
 222
 223         /* Set up virtual channel 0 */
 224         //RCBA32(0x0014) = 0x80000001;
 225         //RCBA32(0x001c) = 0x03128010;
 226
 227         /* Device 1f interrupt pin register */
 228         RCBA32(0x3100) = 0x00042210;
 229         /* Device 1d interrupt pin register */
 230         RCBA32(0x310c) = 0x00214321;
 231
 232         /* dev irq route register */
 233         RCBA16(0x3140) = 0x0132;
 234         RCBA16(0x3142) = 0x3241;
 235         RCBA16(0x3144) = 0x0237;
 236         RCBA16(0x3146) = 0x3210;
 237         RCBA16(0x3148) = 0x3210;
 238
 239         /* Enable IOAPIC */
 240         RCBA8(0x31ff) = 0x03;
 241
 242         /* Enable upper 128bytes of CMOS */
 243         RCBA32(0x3400) = (1 << 2);
 244
 245         /* Now, this is a bit ugly. As per PCI specification, function 0 of a
 246          * device always has to be implemented. So disabling ethernet port 1
 247          * would essentially disable all three ethernet ports of the mainboard.
 248          * It's possible to rename the ports to achieve compatibility to the
 249          * PCI spec but this will confuse all (static!) tables containing
 250          * interrupt routing information.
 251          * To avoid this, we enable (unused) port 6 and swap it with port 1
 252          * in the case that ethernet port 1 is disabled. Since no devices
 253          * are connected to that port, we don't have to worry about interrupt
 254          * routing.
 255          */
 256         int port_shuffle = 0;
 257
 258         /* Disable unused devices */
 259         reg32 = FD_ACMOD|FD_ACAUD|FD_PATA;
 260         reg32 |= FD_PCIE6|FD_PCIE5|FD_PCIE4;
 261
 262         if (read_option(CMOS_VSTART_ethernet1, CMOS_VLEN_ethernet1, 0) != 0) {
 263                 printk(BIOS_DEBUG, "Disabling ethernet adapter 1.\n");
 264                 reg32 |= FD_PCIE1;
 265         }
 266         if (read_option(CMOS_VSTART_ethernet2, CMOS_VLEN_ethernet2, 0) != 0) {
 267                 printk(BIOS_DEBUG, "Disabling ethernet adapter 2.\n");
 268                 reg32 |= FD_PCIE2;
 269         } else {
 270                 if (reg32 & FD_PCIE1)
 271                         port_shuffle = 1;
 272         }
 273         if (read_option(CMOS_VSTART_ethernet3, CMOS_VLEN_ethernet3, 0) != 0) {
 274                 printk(BIOS_DEBUG, "Disabling ethernet adapter 3.\n");
 275                 reg32 |= FD_PCIE3;
 276         } else {
 277                 if (reg32 & FD_PCIE1)
 278                         port_shuffle = 1;
 279         }
 280
 281         if (port_shuffle) {
 282                 /* Enable PCIE6 again */
 283                 reg32 &= ~FD_PCIE6;
 284                 /* Swap PCIE6 and PCIE1 */
 285                 RCBA32(RPFN) = 0x00043215;
 286         }
 287
 288         reg32 |= 1;
 289
 290         RCBA32(0x3418) = reg32;
 291
 292         /* Enable PCIe Root Port Clock Gate */
 293         // RCBA32(0x341c) = 0x00000001;
 294 }
 295
 296 static void early_ich7_init(void)
 297 {
 298         uint8_t reg8;
 299         uint32_t reg32;
 300
 301         // program secondary mlt XXX byte?
 302         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 303
 304         // reset rtc power status
 305         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 306         reg8 &= ~(1 << 2);
 307         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 308
 309         // usb transient disconnect
 310         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 311         reg8 |= (3 << 0);
 312         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 313
 314         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 315         reg32 |= (1 << 29) | (1 << 17);
 316         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 317
 318         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 319         reg32 |= (1 << 31) | (1 << 27);
 320         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 321
 322         RCBA32(0x0088) = 0x0011d000;
 323         RCBA16(0x01fc) = 0x060f;
 324         RCBA32(0x01f4) = 0x86000040;
 325         RCBA32(0x0214) = 0x10030549;
 326         RCBA32(0x0218) = 0x00020504;
 327         RCBA8(0x0220) = 0xc5;
 328         reg32 = RCBA32(0x3410);
 329         reg32 |= (1 << 6);
 330         RCBA32(0x3410) = reg32;
 331         reg32 = RCBA32(0x3430);
 332         reg32 &= ~(3 << 0);
 333         reg32 |= (1 << 0);
 334         RCBA32(0x3430) = reg32;
 335         RCBA32(0x3418) |= (1 << 0);
 336         RCBA16(0x0200) = 0x2008;
 337         RCBA8(0x2027) = 0x0d;
 338         RCBA16(0x3e08) |= (1 << 7);
 339         RCBA16(0x3e48) |= (1 << 7);
 340         RCBA32(0x3e0e) |= (1 << 7);
 341         RCBA32(0x3e4e) |= (1 << 7);
 342
 343         // next step only on ich7m b0 and later:
 344         reg32 = RCBA32(0x2034);
 345         reg32 &= ~(0x0f << 16);
 346         reg32 |= (5 << 16);
 347         RCBA32(0x2034) = reg32;
 348 }
 349
 350 #include <cbmem.h>
 351
 352 // Now, this needs to be included because it relies on the symbol
 353 // __PRE_RAM__ being set during CAR stage (in order to compile the
 354 // BSS free versions of the functions). Either rewrite the code
 355 // to be always BSS free, or invent a flag that's better suited than
 356 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 357 //
 358 #include "lib/cbmem.c"
 359
 360 void main(unsigned long bist)
 361 {
 362         u32 reg32;
 363         int boot_mode = 0;
 364
 365         if (bist == 0) {
 366                 enable_lapic();
 367         }
 368
 369         /* Force PCIRST# */
 370         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 371         udelay(200 * 1000);
 372         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 373
 374         ich7_enable_lpc();
 375         early_superio_config_w83627thg();
 376
 377         /* Set up the console */
 378         uart_init();
 379
 380 #if CONFIG_USBDEBUG
 381         i82801gx_enable_usbdebug(DBGP_DEFAULT);
 382         early_usbdebug_init();
 383 #endif
 384
 385         console_init();
 386
 387         /* Halt if there was a built in self test failure */
 388         report_bist_failure(bist);
 389
 390         if (MCHBAR16(SSKPD) == 0xCAFE) {
 391                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 392                 outb(0x6, 0xcf9);
 393                 while (1) asm("hlt");
 394         }
 395
 396         /* Perform some early chipset initialization required
 397          * before RAM initialization can work
 398          */
 399         i945_early_initialization();
 400
 401         /* Read PM1_CNT */
 402         reg32 = inl(DEFAULT_PMBASE + 0x04);
 403         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 404         if (((reg32 >> 10) & 7) == 5) {
 405 #if CONFIG_HAVE_ACPI_RESUME
 406                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 407                 boot_mode = 2;
 408                 /* Clear SLP_TYPE. This will break stage2 but
 409                  * we care for that when we get there.
 410                  */
 411                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 412
 413 #else
 414                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 415 #endif
 416         }
 417
 418         /* Enable SPD ROMs and DDR-II DRAM */
 419         enable_smbus();
 420
 421 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 422         dump_spd_registers();
 423 #endif
 424
 425         sdram_initialize(boot_mode);
 426
 427         /* Perform some initialization that must run before stage2 */
 428         early_ich7_init();
 429
 430         /* This should probably go away. Until now it is required
 431          * and mainboard specific
 432          */
 433         rcba_config();
 434
 435         /* Chipset Errata! */
 436         fixup_i945_errata();
 437
 438         /* Initialize the internal PCIe links before we go into stage2 */
 439         i945_late_initialization();
 440
 441 #if !CONFIG_HAVE_ACPI_RESUME
 442 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 443 #if CONFIG_DEBUG_RAM_SETUP
 444         sdram_dump_mchbar_registers();
 445 #endif
 446
 447         {
 448                 /* This will not work if TSEG is in place! */
 449                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 450
 451                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 452                 ram_check(0x00000000, 0x000a0000);
 453                 //ram_check(0x00100000, tom);
 454         }
 455 #endif
 456 #endif
 457
 458         quick_ram_check();
 459
 460         MCHBAR16(SSKPD) = 0xCAFE;
 461
 462 #if CONFIG_HAVE_ACPI_RESUME
 463         /* Start address of high memory tables */
 464         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 465
 466         /* If there is no high memory area, we didn't boot before, so
 467          * this is not a resume. In that case we just create the cbmem toc.
 468          */
 469         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 470                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 471
 472                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 473                  * through stage 2. We could keep stuff like stack and heap in high tables
 474                  * memory completely, but that's a wonderful clean up task for another
 475                  * day.
 476                  */
 477                 if (resume_backup_memory)
 478                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 479
 480                 /* Magic for S3 resume */
 481                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 482         }
 483 #endif
 484 }
 485