src/mainboard/kontron/986lcd-m/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2010 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <lib.h>
  25 #include <arch/io.h>
  26 #include <arch/romcc_io.h>
  27 #include <device/pci_def.h>
  28 #include <device/pnp_def.h>
  29 #include <cpu/x86/lapic.h>
  30 #include <usbdebug.h>
  31 #include "superio/winbond/w83627thg/w83627thg.h"
  32 #include <pc80/mc146818rtc.h>
  33 #include "option_table.h"
  34 #include <console/console.h>
  35 #include <cpu/x86/bist.h>
  36 #include "superio/winbond/w83627thg/w83627thg_early_serial.c"
  37 void enable_smbus(void);
  38 #include "northbridge/intel/i945/i945.h"
  39 #include "northbridge/intel/i945/raminit.h"
  40 #include "southbridge/intel/i82801gx/i82801gx.h"
  41
  42 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  43
  44 void setup_ich7_gpios(void)
  45 {
  46         printk(BIOS_DEBUG, " GPIOS...");
  47         /* General Registers */
  48         outl(0x1f1ff7c0, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  49         outl(0xe0e8efc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  50         outl(0xebffeeff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  51         /* Output Control Registers */
  52         outl(0x00000000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  53         /* Input Control Registers */
  54         outl(0x00002180, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  55         outl(0x000100ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  56         outl(0x00000030, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  57         outl(0x00010035, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  58 }
  59
  60 static void ich7_enable_lpc(void)
  61 {
  62         // Enable Serial IRQ
  63         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  64         // Set COM1/COM2 decode range
  65         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  66         // Enable COM1/COM2/KBD/SuperIO1+2
  67         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x340b);
  68         // Enable HWM at 0xa00
  69         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x00fc0a01);
  70         // COM3 decode
  71         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x88, 0x000403e9);
  72         // COM4 decode
  73         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x8c, 0x000402e9);
  74         // io 0x300 decode
  75         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x90, 0x00000301);
  76 }
  77
  78 /* This box has two superios, so enabling serial becomes slightly excessive.
  79  * We disable a lot of stuff to make sure that there are no conflicts between
  80  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  81  * but safe anyways" method.
  82  */
  83 static void early_superio_config_w83627thg(void)
  84 {
  85         device_t dev;
  86
  87         dev=PNP_DEV(0x2e, W83627THG_SP1);
  88         pnp_enter_ext_func_mode(dev);
  89
  90         pnp_write_config(dev, 0x24, 0xc6); // PNPCSV
  91
  92         pnp_write_config(dev, 0x29, 0x43); // GPIO settings
  93         pnp_write_config(dev, 0x2a, 0x40); // GPIO settings
  94
  95         dev=PNP_DEV(0x2e, W83627THG_SP1);
  96         pnp_set_logical_device(dev);
  97         pnp_set_enable(dev, 0);
  98         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
  99         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 100         pnp_set_enable(dev, 1);
 101
 102         dev=PNP_DEV(0x2e, W83627THG_SP2);
 103         pnp_set_logical_device(dev);
 104         pnp_set_enable(dev, 0);
 105         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2f8);
 106         pnp_set_irq(dev, PNP_IDX_IRQ0, 3);
 107         // pnp_write_config(dev, 0xf1, 4); // IRMODE0
 108         pnp_set_enable(dev, 1);
 109
 110         dev=PNP_DEV(0x2e, W83627THG_KBC);
 111         pnp_set_logical_device(dev);
 112         pnp_set_enable(dev, 0);
 113         pnp_set_iobase(dev, PNP_IDX_IO0, 0x60);
 114         pnp_set_iobase(dev, PNP_IDX_IO1, 0x64);
 115         // pnp_write_config(dev, 0xf0, 0x82);
 116         pnp_set_enable(dev, 1);
 117
 118         dev=PNP_DEV(0x2e, W83627THG_GAME_MIDI_GPIO1);
 119         pnp_set_logical_device(dev);
 120         pnp_set_enable(dev, 0);
 121         pnp_write_config(dev, 0xf5, 0xff); // invert all GPIOs
 122         pnp_set_enable(dev, 1);
 123
 124         dev=PNP_DEV(0x2e, W83627THG_GPIO2);
 125         pnp_set_logical_device(dev);
 126         pnp_set_enable(dev, 1); // Just enable it
 127
 128         dev=PNP_DEV(0x2e, W83627THG_GPIO3);
 129         pnp_set_logical_device(dev);
 130         pnp_set_enable(dev, 0);
 131         pnp_write_config(dev, 0xf0, 0xfb); // GPIO bit 2 is output
 132         pnp_write_config(dev, 0xf1, 0x00); // GPIO bit 2 is 0
 133         pnp_write_config(dev, 0x30, 0x03); // Enable GPIO3+4. pnp_set_enable is not sufficient
 134
 135         dev=PNP_DEV(0x2e, W83627THG_FDC);
 136         pnp_set_logical_device(dev);
 137         pnp_set_enable(dev, 0);
 138
 139         dev=PNP_DEV(0x2e, W83627THG_PP);
 140         pnp_set_logical_device(dev);
 141         pnp_set_enable(dev, 0);
 142
 143         /* Enable HWM */
 144         dev=PNP_DEV(0x2e, W83627THG_HWM);
 145         pnp_set_logical_device(dev);
 146         pnp_set_enable(dev, 0);
 147         pnp_set_iobase(dev, PNP_IDX_IO0, 0xa00);
 148         pnp_set_enable(dev, 1);
 149
 150         pnp_exit_ext_func_mode(dev);
 151
 152         dev=PNP_DEV(0x4e, W83627THG_SP1);
 153         pnp_enter_ext_func_mode(dev);
 154
 155         pnp_set_logical_device(dev); // Set COM3 to sane non-conflicting values
 156         pnp_set_enable(dev, 0);
 157         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3e8);
 158         pnp_set_irq(dev, PNP_IDX_IRQ0, 11);
 159         pnp_set_enable(dev, 1);
 160
 161         dev=PNP_DEV(0x4e, W83627THG_SP2);
 162         pnp_set_logical_device(dev); // Set COM4 to sane non-conflicting values
 163         pnp_set_enable(dev, 0);
 164         pnp_set_iobase(dev, PNP_IDX_IO0, 0x2e8);
 165         pnp_set_irq(dev, PNP_IDX_IRQ0, 10);
 166         pnp_set_enable(dev, 1);
 167
 168         dev=PNP_DEV(0x4e, W83627THG_FDC);
 169         pnp_set_logical_device(dev);
 170         pnp_set_enable(dev, 0);
 171
 172         dev=PNP_DEV(0x4e, W83627THG_PP);
 173         pnp_set_logical_device(dev);
 174         pnp_set_enable(dev, 0);
 175
 176         dev=PNP_DEV(0x4e, W83627THG_KBC);
 177         pnp_set_logical_device(dev);
 178         pnp_set_enable(dev, 0);
 179         pnp_set_iobase(dev, PNP_IDX_IO0, 0x00);
 180         pnp_set_iobase(dev, PNP_IDX_IO1, 0x00);
 181
 182         pnp_exit_ext_func_mode(dev);
 183 }
 184
 185 static void rcba_config(void)
 186 {
 187         u32 reg32;
 188
 189         /* Set up virtual channel 0 */
 190         //RCBA32(0x0014) = 0x80000001;
 191         //RCBA32(0x001c) = 0x03128010;
 192
 193         /* Device 1f interrupt pin register */
 194         RCBA32(0x3100) = 0x00042210;
 195         /* Device 1d interrupt pin register */
 196         RCBA32(0x310c) = 0x00214321;
 197
 198         /* dev irq route register */
 199         RCBA16(0x3140) = 0x0132;
 200         RCBA16(0x3142) = 0x3241;
 201         RCBA16(0x3144) = 0x0237;
 202         RCBA16(0x3146) = 0x3210;
 203         RCBA16(0x3148) = 0x3210;
 204
 205         /* Enable IOAPIC */
 206         RCBA8(0x31ff) = 0x03;
 207
 208         /* Enable upper 128bytes of CMOS */
 209         RCBA32(0x3400) = (1 << 2);
 210
 211         /* Now, this is a bit ugly. As per PCI specification, function 0 of a
 212          * device always has to be implemented. So disabling ethernet port 1
 213          * would essentially disable all three ethernet ports of the mainboard.
 214          * It's possible to rename the ports to achieve compatibility to the
 215          * PCI spec but this will confuse all (static!) tables containing
 216          * interrupt routing information.
 217          * To avoid this, we enable (unused) port 6 and swap it with port 1
 218          * in the case that ethernet port 1 is disabled. Since no devices
 219          * are connected to that port, we don't have to worry about interrupt
 220          * routing.
 221          */
 222         int port_shuffle = 0;
 223
 224         /* Disable unused devices */
 225         reg32 = FD_ACMOD|FD_ACAUD|FD_PATA;
 226         reg32 |= FD_PCIE6|FD_PCIE5|FD_PCIE4;
 227
 228         if (read_option(CMOS_VSTART_ethernet1, CMOS_VLEN_ethernet1, 0) != 0) {
 229                 printk(BIOS_DEBUG, "Disabling ethernet adapter 1.\n");
 230                 reg32 |= FD_PCIE1;
 231         }
 232         if (read_option(CMOS_VSTART_ethernet2, CMOS_VLEN_ethernet2, 0) != 0) {
 233                 printk(BIOS_DEBUG, "Disabling ethernet adapter 2.\n");
 234                 reg32 |= FD_PCIE2;
 235         } else {
 236                 if (reg32 & FD_PCIE1)
 237                         port_shuffle = 1;
 238         }
 239         if (read_option(CMOS_VSTART_ethernet3, CMOS_VLEN_ethernet3, 0) != 0) {
 240                 printk(BIOS_DEBUG, "Disabling ethernet adapter 3.\n");
 241                 reg32 |= FD_PCIE3;
 242         } else {
 243                 if (reg32 & FD_PCIE1)
 244                         port_shuffle = 1;
 245         }
 246
 247         if (port_shuffle) {
 248                 /* Enable PCIE6 again */
 249                 reg32 &= ~FD_PCIE6;
 250                 /* Swap PCIE6 and PCIE1 */
 251                 RCBA32(RPFN) = 0x00043215;
 252         }
 253
 254         reg32 |= 1;
 255
 256         RCBA32(0x3418) = reg32;
 257
 258         /* Enable PCIe Root Port Clock Gate */
 259         // RCBA32(0x341c) = 0x00000001;
 260 }
 261
 262 static void early_ich7_init(void)
 263 {
 264         uint8_t reg8;
 265         uint32_t reg32;
 266
 267         // program secondary mlt XXX byte?
 268         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 269
 270         // reset rtc power status
 271         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 272         reg8 &= ~(1 << 2);
 273         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 274
 275         // usb transient disconnect
 276         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 277         reg8 |= (3 << 0);
 278         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 279
 280         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 281         reg32 |= (1 << 29) | (1 << 17);
 282         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 283
 284         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 285         reg32 |= (1 << 31) | (1 << 27);
 286         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 287
 288         RCBA32(0x0088) = 0x0011d000;
 289         RCBA16(0x01fc) = 0x060f;
 290         RCBA32(0x01f4) = 0x86000040;
 291         RCBA32(0x0214) = 0x10030549;
 292         RCBA32(0x0218) = 0x00020504;
 293         RCBA8(0x0220) = 0xc5;
 294         reg32 = RCBA32(0x3410);
 295         reg32 |= (1 << 6);
 296         RCBA32(0x3410) = reg32;
 297         reg32 = RCBA32(0x3430);
 298         reg32 &= ~(3 << 0);
 299         reg32 |= (1 << 0);
 300         RCBA32(0x3430) = reg32;
 301         RCBA32(0x3418) |= (1 << 0);
 302         RCBA16(0x0200) = 0x2008;
 303         RCBA8(0x2027) = 0x0d;
 304         RCBA16(0x3e08) |= (1 << 7);
 305         RCBA16(0x3e48) |= (1 << 7);
 306         RCBA32(0x3e0e) |= (1 << 7);
 307         RCBA32(0x3e4e) |= (1 << 7);
 308
 309         // next step only on ich7m b0 and later:
 310         reg32 = RCBA32(0x2034);
 311         reg32 &= ~(0x0f << 16);
 312         reg32 |= (5 << 16);
 313         RCBA32(0x2034) = reg32;
 314 }
 315
 316 #include <cbmem.h>
 317
 318 // Now, this needs to be included because it relies on the symbol
 319 // __PRE_RAM__ being set during CAR stage (in order to compile the
 320 // BSS free versions of the functions). Either rewrite the code
 321 // to be always BSS free, or invent a flag that's better suited than
 322 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 323 //
 324 #include "lib/cbmem.c"
 325
 326 void main(unsigned long bist)
 327 {
 328         u32 reg32;
 329         int boot_mode = 0;
 330
 331         if (bist == 0) {
 332                 enable_lapic();
 333         }
 334
 335         /* Force PCIRST# */
 336         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, SBR);
 337         udelay(200 * 1000);
 338         pci_write_config16(PCI_DEV(0, 0x1e, 0), BCTRL, 0);
 339
 340         ich7_enable_lpc();
 341         early_superio_config_w83627thg();
 342
 343         /* Set up the console */
 344         uart_init();
 345
 346 #if CONFIG_USBDEBUG
 347         i82801gx_enable_usbdebug(1);
 348         early_usbdebug_init();
 349 #endif
 350
 351         console_init();
 352
 353         /* Halt if there was a built in self test failure */
 354         report_bist_failure(bist);
 355
 356         if (MCHBAR16(SSKPD) == 0xCAFE) {
 357                 printk(BIOS_DEBUG, "soft reset detected, rebooting properly\n");
 358                 outb(0x6, 0xcf9);
 359                 while (1) asm("hlt");
 360         }
 361
 362         /* Perform some early chipset initialization required
 363          * before RAM initialization can work
 364          */
 365         i945_early_initialization();
 366
 367         /* Read PM1_CNT */
 368         reg32 = inl(DEFAULT_PMBASE + 0x04);
 369         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 370         if (((reg32 >> 10) & 7) == 5) {
 371 #if CONFIG_HAVE_ACPI_RESUME
 372                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 373                 boot_mode = 2;
 374                 /* Clear SLP_TYPE. This will break stage2 but
 375                  * we care for that when we get there.
 376                  */
 377                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 378
 379 #else
 380                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 381 #endif
 382         }
 383
 384         /* Enable SPD ROMs and DDR-II DRAM */
 385         enable_smbus();
 386
 387 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 388         dump_spd_registers();
 389 #endif
 390
 391         sdram_initialize(boot_mode);
 392
 393         /* Perform some initialization that must run before stage2 */
 394         early_ich7_init();
 395
 396         /* This should probably go away. Until now it is required
 397          * and mainboard specific
 398          */
 399         rcba_config();
 400
 401         /* Chipset Errata! */
 402         fixup_i945_errata();
 403
 404         /* Initialize the internal PCIe links before we go into stage2 */
 405         i945_late_initialization();
 406
 407 #if !CONFIG_HAVE_ACPI_RESUME
 408 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 409 #if CONFIG_DEBUG_RAM_SETUP
 410         sdram_dump_mchbar_registers();
 411 #endif
 412
 413         {
 414                 /* This will not work if TSEG is in place! */
 415                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 416
 417                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 418                 ram_check(0x00000000, 0x000a0000);
 419                 //ram_check(0x00100000, tom);
 420         }
 421 #endif
 422 #endif
 423
 424         quick_ram_check();
 425
 426         MCHBAR16(SSKPD) = 0xCAFE;
 427
 428 #if CONFIG_HAVE_ACPI_RESUME
 429         /* Start address of high memory tables */
 430         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 431
 432         /* If there is no high memory area, we didn't boot before, so
 433          * this is not a resume. In that case we just create the cbmem toc.
 434          */
 435         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 436                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 437
 438                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 439                  * through stage 2. We could keep stuff like stack and heap in high tables
 440                  * memory completely, but that's a wonderful clean up task for another
 441                  * day.
 442                  */
 443                 if (resume_backup_memory)
 444                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 445
 446                 /* Magic for S3 resume */
 447                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 448         }
 449 #endif
 450 }