src/mainboard/jetway/pa78vm5/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Wang Qing Pei <wangqingpei@gmail.com>
   5  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 //#define SYSTEM_TYPE 0 /* SERVER */
  22 #define SYSTEM_TYPE 1   /* DESKTOP */
  23 //#define SYSTEM_TYPE 2 /* MOBILE */
  24
  25 #define SET_NB_CFG_54 1
  26
  27 //used by incoherent_ht
  28 #define FAM10_SCAN_PCI_BUS 0
  29 #define FAM10_ALLOCATE_IO_RANGE 0
  30
  31 //used by init_cpus and fidvid
  32 #define SET_FIDVID 1
  33 #define SET_FIDVID_CORE_RANGE 0
  34
  35 #include <stdint.h>
  36 #include <string.h>
  37 #include <device/pci_def.h>
  38 #include <device/pci_ids.h>
  39 #include <arch/io.h>
  40 #include <device/pnp_def.h>
  41 #include <arch/romcc_io.h>
  42 #include <cpu/x86/lapic.h>
  43 #include <console/console.h>
  44 #include <cpu/amd/model_10xxx_rev.h>
  45 #include "northbridge/amd/amdfam10/raminit.h"
  46 #include "northbridge/amd/amdfam10/amdfam10.h"
  47 #include <lib.h>
  48
  49 #include "cpu/x86/lapic/boot_cpu.c"
  50 #include "northbridge/amd/amdfam10/reset_test.c"
  51
  52 #include <console/loglevel.h>
  53 #include "cpu/x86/bist.h"
  54
  55 static int smbus_read_byte(u32 device, u32 address);
  56
  57 #include "superio/fintek/f71863fg/f71863fg_early_serial.c"
  58 #if CONFIG_TTYS0_BASE == 0x2f8
  59 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP2)
  60 #else
  61 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP1)
  62 #endif
  63
  64 #include <usbdebug.h>
  65
  66 #include "cpu/x86/mtrr/earlymtrr.c"
  67 #include <cpu/amd/mtrr.h>
  68 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  69
  70 #include "southbridge/amd/rs780/rs780_early_setup.c"
  71 #include "southbridge/amd/sb700/sb700_early_setup.c"
  72 #include "northbridge/amd/amdfam10/debug.c"
  73
  74 static void activate_spd_rom(const struct mem_controller *ctrl)
  75 {
  76 }
  77
  78 static int spd_read_byte(u32 device, u32 address)
  79 {
  80         int result;
  81         result = smbus_read_byte(device, address);
  82         return result;
  83 }
  84
  85 #include "northbridge/amd/amdfam10/amdfam10.h"
  86
  87
  88 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  89 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  90
  91 #include "resourcemap.c"
  92 #include "cpu/amd/quadcore/quadcore.c"
  93
  94 #include "cpu/amd/car/post_cache_as_ram.c"
  95 #include "cpu/amd/microcode/microcode.c"
  96 #include "cpu/amd/model_10xxx/update_microcode.c"
  97 #include "cpu/amd/model_10xxx/init_cpus.c"
  98
  99 #include "northbridge/amd/amdfam10/early_ht.c"
 100 #include "southbridge/amd/sb700/sb700_early_setup.c"
 101
 102
 103
 104 #define RC00  0
 105 #define RC01  1
 106
 107 #define DIMM0 0x50
 108 #define DIMM1 0x51
 109 #define DIMM2 0x52
 110 #define DIMM3 0x53
 111
 112 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 113 {
 114
 115         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 116         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 117         u32 bsp_apicid = 0;
 118         u32 val;
 119         msr_t msr;
 120
 121         if (!cpu_init_detectedx && boot_cpu()) {
 122                 /* Nothing special needs to be done to find bus 0 */
 123                 /* Allow the HT devices to be found */
 124                 /* mov bsp to bus 0xff when > 8 nodes */
 125                 set_bsp_node_CHtExtNodeCfgEn();
 126                 enumerate_ht_chain();
 127
 128                 sb700_pci_port80();
 129         }
 130
 131         post_code(0x30);
 132
 133         if (bist == 0) {
 134                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 135                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 136         }
 137
 138         post_code(0x32);
 139
 140         enable_rs780_dev8();
 141         sb700_lpc_init();
 142
 143         f71863fg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 144         uart_init();
 145
 146 #if CONFIG_USBDEBUG
 147         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 148         early_usbdebug_init();
 149 #endif
 150
 151         console_init();
 152         printk(BIOS_DEBUG, "\n");
 153
 154 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 155
 156         /* Halt if there was a built in self test failure */
 157         report_bist_failure(bist);
 158
 159         // Load MPB
 160         val = cpuid_eax(1);
 161         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 162         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 163         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 164         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 165
 166         /* Setup sysinfo defaults */
 167         set_sysinfo_in_ram(0);
 168
 169         update_microcode(val);
 170         post_code(0x33);
 171
 172         cpuSetAMDMSR();
 173         post_code(0x34);
 174
 175         amd_ht_init(sysinfo);
 176         post_code(0x35);
 177
 178         /* Setup nodes PCI space and start core 0 AP init. */
 179         finalize_node_setup(sysinfo);
 180
 181         /* Setup any mainboard PCI settings etc. */
 182         setup_mb_resource_map();
 183         post_code(0x36);
 184
 185         /* wait for all the APs core0 started by finalize_node_setup. */
 186         /* FIXME: A bunch of cores are going to start output to serial at once.
 187            It would be nice to fixup prink spinlocks for ROM XIP mode.
 188            I think it could be done by putting the spinlock flag in the cache
 189            of the BSP located right after sysinfo.
 190          */
 191         wait_all_core0_started();
 192
 193  #if CONFIG_LOGICAL_CPUS==1
 194         /* Core0 on each node is configured. Now setup any additional cores. */
 195         printk(BIOS_DEBUG, "start_other_cores()\n");
 196         start_other_cores();
 197         post_code(0x37);
 198         wait_all_other_cores_started(bsp_apicid);
 199  #endif
 200
 201         post_code(0x38);
 202
 203         /* run _early_setup before soft-reset. */
 204         rs780_early_setup();
 205         sb700_early_setup();
 206
 207  #if SET_FIDVID == 1
 208         msr = rdmsr(0xc0010071);
 209         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 210
 211         /* FIXME: The sb fid change may survive the warm reset and only
 212            need to be done once.*/
 213         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 214
 215         post_code(0x39);
 216
 217         if (!warm_reset_detect(0)) {                    // BSP is node 0
 218                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 219         } else {
 220                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 221         }
 222
 223         post_code(0x3A);
 224
 225         /* show final fid and vid */
 226         msr=rdmsr(0xc0010071);
 227         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 228  #endif
 229
 230         rs780_htinit();
 231
 232         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 233         if (!warm_reset_detect(0)) {
 234                 print_info("...WARM RESET...\n\n\n");
 235                 soft_reset();
 236                 die("After soft_reset_x - shouldn't see this message!!!\n");
 237         }
 238
 239         post_code(0x3B);
 240
 241         /* It's the time to set ctrl in sysinfo now; */
 242         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 243         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 244
 245         post_code(0x40);
 246
 247 //      die("Die Before MCT init.");
 248
 249         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 250         raminit_amdmct(sysinfo);
 251         post_code(0x41);
 252
 253 /*
 254         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 255         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 256         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 257         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 258 */
 259
 260 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 261 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 262
 263 //      die("After MCT init before CAR disabled.");
 264
 265         rs780_before_pci_init();
 266         sb700_before_pci_init();
 267
 268         post_code(0x42);
 269         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 270         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 271         post_code(0x43);        // Should never see this post code.
 272 }
 273