src/mainboard/jetway/pa78vm5/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Wang Qing Pei <wangqingpei@gmail.com>
   5  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 //#define SYSTEM_TYPE 0 /* SERVER */
  22 #define SYSTEM_TYPE 1   /* DESKTOP */
  23 //#define SYSTEM_TYPE 2 /* MOBILE */
  24
  25 //used by incoherent_ht
  26 #define FAM10_SCAN_PCI_BUS 0
  27 #define FAM10_ALLOCATE_IO_RANGE 0
  28
  29 #include <stdint.h>
  30 #include <string.h>
  31 #include <device/pci_def.h>
  32 #include <device/pci_ids.h>
  33 #include <arch/io.h>
  34 #include <device/pnp_def.h>
  35 #include <arch/romcc_io.h>
  36 #include <cpu/x86/lapic.h>
  37 #include <console/console.h>
  38 #include <cpu/amd/model_10xxx_rev.h>
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include <lib.h>
  42 #include "cpu/x86/lapic/boot_cpu.c"
  43 #include "northbridge/amd/amdfam10/reset_test.c"
  44 #include <console/loglevel.h>
  45 #include "cpu/x86/bist.h"
  46 #include "superio/fintek/f71863fg/early_serial.c"
  47 #include "cpu/x86/mtrr/earlymtrr.c"
  48 #include <cpu/amd/mtrr.h>
  49 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  50 #include "southbridge/amd/rs780/early_setup.c"
  51 #include "southbridge/amd/sb700/sb700.h"
  52 #include "southbridge/amd/sb700/smbus.h"
  53 #include "northbridge/amd/amdfam10/debug.c"
  54
  55 #if CONFIG_TTYS0_BASE == 0x2f8
  56 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP2)
  57 #else
  58 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP1)
  59 #endif
  60
  61 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  62
  63 static int spd_read_byte(u32 device, u32 address)
  64 {
  65         return do_smbus_read_byte(SMBUS_IO_BASE, device, address);
  66 }
  67
  68 #include "northbridge/amd/amdfam10/amdfam10.h"
  69 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  70 #include "northbridge/amd/amdfam10/pci.c"
  71 #include "resourcemap.c"
  72 #include "cpu/amd/quadcore/quadcore.c"
  73 #include "cpu/amd/car/post_cache_as_ram.c"
  74 #include "cpu/amd/microcode/microcode.c"
  75
  76 #if CONFIG_UPDATE_CPU_MICROCODE
  77 #include "cpu/amd/model_10xxx/update_microcode.c"
  78 #endif
  79
  80 #include "cpu/amd/model_10xxx/init_cpus.c"
  81 #include "northbridge/amd/amdfam10/early_ht.c"
  82 #include <spd.h>
  83
  84 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  85 {
  86         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  87         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  88         u32 bsp_apicid = 0, val;
  89         msr_t msr;
  90
  91         if (!cpu_init_detectedx && boot_cpu()) {
  92                 /* Nothing special needs to be done to find bus 0 */
  93                 /* Allow the HT devices to be found */
  94                 /* mov bsp to bus 0xff when > 8 nodes */
  95                 set_bsp_node_CHtExtNodeCfgEn();
  96                 enumerate_ht_chain();
  97                 sb7xx_51xx_pci_port80();
  98         }
  99
 100         post_code(0x30);
 101
 102         if (bist == 0) {
 103                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 104                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 105         }
 106
 107         post_code(0x32);
 108
 109         enable_rs780_dev8();
 110         sb7xx_51xx_lpc_init();
 111
 112         f71863fg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 113
 114         console_init();
 115
 116 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 117
 118         /* Halt if there was a built in self test failure */
 119         report_bist_failure(bist);
 120
 121         // Load MPB
 122         val = cpuid_eax(1);
 123         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 124         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 125         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 126         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 127
 128         /* Setup sysinfo defaults */
 129         set_sysinfo_in_ram(0);
 130
 131 #if CONFIG_UPDATE_CPU_MICROCODE
 132         update_microcode(val);
 133 #endif
 134         post_code(0x33);
 135
 136         cpuSetAMDMSR();
 137         post_code(0x34);
 138
 139         amd_ht_init(sysinfo);
 140         post_code(0x35);
 141
 142         /* Setup nodes PCI space and start core 0 AP init. */
 143         finalize_node_setup(sysinfo);
 144
 145         /* Setup any mainboard PCI settings etc. */
 146         setup_mb_resource_map();
 147         post_code(0x36);
 148
 149         /* wait for all the APs core0 started by finalize_node_setup. */
 150         /* FIXME: A bunch of cores are going to start output to serial at once.
 151            It would be nice to fixup prink spinlocks for ROM XIP mode.
 152            I think it could be done by putting the spinlock flag in the cache
 153            of the BSP located right after sysinfo.
 154          */
 155         wait_all_core0_started();
 156
 157  #if CONFIG_LOGICAL_CPUS==1
 158         /* Core0 on each node is configured. Now setup any additional cores. */
 159         printk(BIOS_DEBUG, "start_other_cores()\n");
 160         start_other_cores();
 161         post_code(0x37);
 162         wait_all_other_cores_started(bsp_apicid);
 163  #endif
 164
 165         post_code(0x38);
 166
 167         /* run _early_setup before soft-reset. */
 168         rs780_early_setup();
 169         sb7xx_51xx_early_setup();
 170
 171 #if CONFIG_SET_FIDVID
 172         msr = rdmsr(0xc0010071);
 173         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 174
 175         /* FIXME: The sb fid change may survive the warm reset and only
 176            need to be done once.*/
 177         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 178
 179         post_code(0x39);
 180
 181         if (!warm_reset_detect(0)) {                    // BSP is node 0
 182                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 183         } else {
 184                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 185         }
 186
 187         post_code(0x3A);
 188
 189         /* show final fid and vid */
 190         msr=rdmsr(0xc0010071);
 191         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 192 #endif
 193
 194         rs780_htinit();
 195
 196         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 197         if (!warm_reset_detect(0)) {
 198                 print_info("...WARM RESET...\n\n\n");
 199                 soft_reset();
 200                 die("After soft_reset_x - shouldn't see this message!!!\n");
 201         }
 202
 203         post_code(0x3B);
 204
 205         /* It's the time to set ctrl in sysinfo now; */
 206         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 207         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 208
 209         post_code(0x40);
 210
 211 //      die("Die Before MCT init.");
 212
 213         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 214         raminit_amdmct(sysinfo);
 215         post_code(0x41);
 216
 217 /*
 218         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 219         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 220         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 221         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 222 */
 223
 224 //      die("After MCT init before CAR disabled.");
 225
 226         rs780_before_pci_init();
 227         sb7xx_51xx_before_pci_init();
 228
 229         post_code(0x42);
 230         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 231         post_code(0x43);        // Should never see this post code.
 232 }
 233
 234 /**
 235  * BOOL AMD_CB_ManualBUIDSwapList(u8 Node, u8 Link, u8 **List)
 236  * Description:
 237  *      This routine is called every time a non-coherent chain is processed.
 238  *      BUID assignment may be controlled explicitly on a non-coherent chain. Provide a
 239  *      swap list. The first part of the list controls the BUID assignment and the
 240  *      second part of the list provides the device to device linking.  Device orientation
 241  *      can be detected automatically, or explicitly.  See documentation for more details.
 242  *
 243  *      Automatic non-coherent init assigns BUIDs starting at 1 and incrementing sequentially
 244  *      based on each device's unit count.
 245  *
 246  * Parameters:
 247  *      @param[in]  u8  node    = The node on which this chain is located
 248  *      @param[in]  u8  link    = The link on the host for this chain
 249  *      @param[out] u8** list   = supply a pointer to a list
 250  *      @param[out] BOOL result = true to use a manual list
 251  *                                false to initialize the link automatically
 252  */
 253 BOOL AMD_CB_ManualBUIDSwapList (u8 node, u8 link, const u8 **List)
 254 {
 255         static const u8 swaplist[] = { 0xFF, CONFIG_HT_CHAIN_UNITID_BASE, CONFIG_HT_CHAIN_END_UNITID_BASE, 0xFF };
 256         /* If the BUID was adjusted in early_ht we need to do the manual override */
 257         if ((CONFIG_HT_CHAIN_UNITID_BASE != 0) && (CONFIG_HT_CHAIN_END_UNITID_BASE != 0)) {
 258                 printk(BIOS_DEBUG, "AMD_CB_ManualBUIDSwapList()\n");
 259                 if ((node == 0) && (link == 0)) {       /* BSP SB link */
 260                         *List = swaplist;
 261                         return 1;
 262                 }
 263         }
 264
 265         return 0;
 266 }