src/mainboard/jetway/pa78vm5/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Wang Qing Pei <wangqingpei@gmail.com>
   5  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 //#define SYSTEM_TYPE 0 /* SERVER */
  22 #define SYSTEM_TYPE 1   /* DESKTOP */
  23 //#define SYSTEM_TYPE 2 /* MOBILE */
  24
  25 //used by incoherent_ht
  26 #define FAM10_SCAN_PCI_BUS 0
  27 #define FAM10_ALLOCATE_IO_RANGE 0
  28
  29 #include <stdint.h>
  30 #include <string.h>
  31 #include <device/pci_def.h>
  32 #include <device/pci_ids.h>
  33 #include <arch/io.h>
  34 #include <device/pnp_def.h>
  35 #include <arch/romcc_io.h>
  36 #include <cpu/x86/lapic.h>
  37 #include <console/console.h>
  38 #include <cpu/amd/model_10xxx_rev.h>
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include <lib.h>
  42 #include "cpu/x86/lapic/boot_cpu.c"
  43 #include "northbridge/amd/amdfam10/reset_test.c"
  44 #include <console/loglevel.h>
  45 #include "cpu/x86/bist.h"
  46 static int smbus_read_byte(u32 device, u32 address);
  47 #include "superio/fintek/f71863fg/f71863fg_early_serial.c"
  48 #include <usbdebug.h>
  49 #include "cpu/x86/mtrr/earlymtrr.c"
  50 #include <cpu/amd/mtrr.h>
  51 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  52 #include "southbridge/amd/rs780/rs780_early_setup.c"
  53 #include "southbridge/amd/sb700/sb700_early_setup.c"
  54 #include "northbridge/amd/amdfam10/debug.c"
  55
  56 #if CONFIG_TTYS0_BASE == 0x2f8
  57 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP2)
  58 #else
  59 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP1)
  60 #endif
  61
  62 static void activate_spd_rom(const struct mem_controller *ctrl)
  63 {
  64 }
  65
  66 static int spd_read_byte(u32 device, u32 address)
  67 {
  68         return smbus_read_byte(device, address);
  69 }
  70
  71 #include "northbridge/amd/amdfam10/amdfam10.h"
  72 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  73 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  74 #include "resourcemap.c"
  75 #include "cpu/amd/quadcore/quadcore.c"
  76 #include "cpu/amd/car/post_cache_as_ram.c"
  77 #include "cpu/amd/microcode/microcode.c"
  78 #include "cpu/amd/model_10xxx/update_microcode.c"
  79 #include "cpu/amd/model_10xxx/init_cpus.c"
  80 #include "northbridge/amd/amdfam10/early_ht.c"
  81 #include "southbridge/amd/sb700/sb700_early_setup.c"
  82 #include <spd.h>
  83
  84 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  85 {
  86         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  87         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  88         u32 bsp_apicid = 0;
  89         u32 val;
  90         msr_t msr;
  91
  92         if (!cpu_init_detectedx && boot_cpu()) {
  93                 /* Nothing special needs to be done to find bus 0 */
  94                 /* Allow the HT devices to be found */
  95                 /* mov bsp to bus 0xff when > 8 nodes */
  96                 set_bsp_node_CHtExtNodeCfgEn();
  97                 enumerate_ht_chain();
  98
  99                 sb700_pci_port80();
 100         }
 101
 102         post_code(0x30);
 103
 104         if (bist == 0) {
 105                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 106                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 107         }
 108
 109         post_code(0x32);
 110
 111         enable_rs780_dev8();
 112         sb700_lpc_init();
 113
 114         f71863fg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 115         uart_init();
 116
 117 #if CONFIG_USBDEBUG
 118         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 119         early_usbdebug_init();
 120 #endif
 121
 122         console_init();
 123         printk(BIOS_DEBUG, "\n");
 124
 125 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 126
 127         /* Halt if there was a built in self test failure */
 128         report_bist_failure(bist);
 129
 130         // Load MPB
 131         val = cpuid_eax(1);
 132         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 133         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 134         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 135         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 136
 137         /* Setup sysinfo defaults */
 138         set_sysinfo_in_ram(0);
 139
 140         update_microcode(val);
 141         post_code(0x33);
 142
 143         cpuSetAMDMSR();
 144         post_code(0x34);
 145
 146         amd_ht_init(sysinfo);
 147         post_code(0x35);
 148
 149         /* Setup nodes PCI space and start core 0 AP init. */
 150         finalize_node_setup(sysinfo);
 151
 152         /* Setup any mainboard PCI settings etc. */
 153         setup_mb_resource_map();
 154         post_code(0x36);
 155
 156         /* wait for all the APs core0 started by finalize_node_setup. */
 157         /* FIXME: A bunch of cores are going to start output to serial at once.
 158            It would be nice to fixup prink spinlocks for ROM XIP mode.
 159            I think it could be done by putting the spinlock flag in the cache
 160            of the BSP located right after sysinfo.
 161          */
 162         wait_all_core0_started();
 163
 164  #if CONFIG_LOGICAL_CPUS==1
 165         /* Core0 on each node is configured. Now setup any additional cores. */
 166         printk(BIOS_DEBUG, "start_other_cores()\n");
 167         start_other_cores();
 168         post_code(0x37);
 169         wait_all_other_cores_started(bsp_apicid);
 170  #endif
 171
 172         post_code(0x38);
 173
 174         /* run _early_setup before soft-reset. */
 175         rs780_early_setup();
 176         sb700_early_setup();
 177
 178  #if CONFIG_SET_FIDVID
 179         msr = rdmsr(0xc0010071);
 180         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 181
 182         /* FIXME: The sb fid change may survive the warm reset and only
 183            need to be done once.*/
 184         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 185
 186         post_code(0x39);
 187
 188         if (!warm_reset_detect(0)) {                    // BSP is node 0
 189                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 190         } else {
 191                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 192         }
 193
 194         post_code(0x3A);
 195
 196         /* show final fid and vid */
 197         msr=rdmsr(0xc0010071);
 198         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 199  #endif
 200
 201         rs780_htinit();
 202
 203         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 204         if (!warm_reset_detect(0)) {
 205                 print_info("...WARM RESET...\n\n\n");
 206                 soft_reset();
 207                 die("After soft_reset_x - shouldn't see this message!!!\n");
 208         }
 209
 210         post_code(0x3B);
 211
 212         /* It's the time to set ctrl in sysinfo now; */
 213         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 214         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 215
 216         post_code(0x40);
 217
 218 //      die("Die Before MCT init.");
 219
 220         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 221         raminit_amdmct(sysinfo);
 222         post_code(0x41);
 223
 224 /*
 225         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 226         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 227         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 228         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 229 */
 230
 231 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 232 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 233
 234 //      die("After MCT init before CAR disabled.");
 235
 236         rs780_before_pci_init();
 237         sb700_before_pci_init();
 238
 239         post_code(0x42);
 240         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 241         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 242         post_code(0x43);        // Should never see this post code.
 243 }