src/mainboard/jetway/pa78vm5/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Wang Qing Pei <wangqingpei@gmail.com>
   5  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 //#define SYSTEM_TYPE 0 /* SERVER */
  22 #define SYSTEM_TYPE 1   /* DESKTOP */
  23 //#define SYSTEM_TYPE 2 /* MOBILE */
  24
  25 //used by incoherent_ht
  26 #define FAM10_SCAN_PCI_BUS 0
  27 #define FAM10_ALLOCATE_IO_RANGE 0
  28
  29 #include <stdint.h>
  30 #include <string.h>
  31 #include <device/pci_def.h>
  32 #include <device/pci_ids.h>
  33 #include <arch/io.h>
  34 #include <device/pnp_def.h>
  35 #include <arch/romcc_io.h>
  36 #include <cpu/x86/lapic.h>
  37 #include <console/console.h>
  38 #include <cpu/amd/model_10xxx_rev.h>
  39 #include "northbridge/amd/amdfam10/raminit.h"
  40 #include "northbridge/amd/amdfam10/amdfam10.h"
  41 #include <lib.h>
  42
  43 #include "cpu/x86/lapic/boot_cpu.c"
  44 #include "northbridge/amd/amdfam10/reset_test.c"
  45
  46 #include <console/loglevel.h>
  47 #include "cpu/x86/bist.h"
  48
  49 static int smbus_read_byte(u32 device, u32 address);
  50
  51 #include "superio/fintek/f71863fg/f71863fg_early_serial.c"
  52 #if CONFIG_TTYS0_BASE == 0x2f8
  53 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP2)
  54 #else
  55 #define SERIAL_DEV PNP_DEV(0x2e, F71863FG_SP1)
  56 #endif
  57
  58 #include <usbdebug.h>
  59
  60 #include "cpu/x86/mtrr/earlymtrr.c"
  61 #include <cpu/amd/mtrr.h>
  62 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  63
  64 #include "southbridge/amd/rs780/rs780_early_setup.c"
  65 #include "southbridge/amd/sb700/sb700_early_setup.c"
  66 #include "northbridge/amd/amdfam10/debug.c"
  67
  68 static void activate_spd_rom(const struct mem_controller *ctrl)
  69 {
  70 }
  71
  72 static int spd_read_byte(u32 device, u32 address)
  73 {
  74         int result;
  75         result = smbus_read_byte(device, address);
  76         return result;
  77 }
  78
  79 #include "northbridge/amd/amdfam10/amdfam10.h"
  80
  81
  82 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  83 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  84
  85 #include "resourcemap.c"
  86 #include "cpu/amd/quadcore/quadcore.c"
  87
  88 #include "cpu/amd/car/post_cache_as_ram.c"
  89 #include "cpu/amd/microcode/microcode.c"
  90 #include "cpu/amd/model_10xxx/update_microcode.c"
  91 #include "cpu/amd/model_10xxx/init_cpus.c"
  92
  93 #include "northbridge/amd/amdfam10/early_ht.c"
  94 #include "southbridge/amd/sb700/sb700_early_setup.c"
  95 #include <spd.h>
  96
  97 #define RC00  0
  98 #define RC01  1
  99
 100 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 101 {
 102
 103         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 104         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 105         u32 bsp_apicid = 0;
 106         u32 val;
 107         msr_t msr;
 108
 109         if (!cpu_init_detectedx && boot_cpu()) {
 110                 /* Nothing special needs to be done to find bus 0 */
 111                 /* Allow the HT devices to be found */
 112                 /* mov bsp to bus 0xff when > 8 nodes */
 113                 set_bsp_node_CHtExtNodeCfgEn();
 114                 enumerate_ht_chain();
 115
 116                 sb700_pci_port80();
 117         }
 118
 119         post_code(0x30);
 120
 121         if (bist == 0) {
 122                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 123                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 124         }
 125
 126         post_code(0x32);
 127
 128         enable_rs780_dev8();
 129         sb700_lpc_init();
 130
 131         f71863fg_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 132         uart_init();
 133
 134 #if CONFIG_USBDEBUG
 135         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 136         early_usbdebug_init();
 137 #endif
 138
 139         console_init();
 140         printk(BIOS_DEBUG, "\n");
 141
 142 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 143
 144         /* Halt if there was a built in self test failure */
 145         report_bist_failure(bist);
 146
 147         // Load MPB
 148         val = cpuid_eax(1);
 149         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 150         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 151         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 152         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 153
 154         /* Setup sysinfo defaults */
 155         set_sysinfo_in_ram(0);
 156
 157         update_microcode(val);
 158         post_code(0x33);
 159
 160         cpuSetAMDMSR();
 161         post_code(0x34);
 162
 163         amd_ht_init(sysinfo);
 164         post_code(0x35);
 165
 166         /* Setup nodes PCI space and start core 0 AP init. */
 167         finalize_node_setup(sysinfo);
 168
 169         /* Setup any mainboard PCI settings etc. */
 170         setup_mb_resource_map();
 171         post_code(0x36);
 172
 173         /* wait for all the APs core0 started by finalize_node_setup. */
 174         /* FIXME: A bunch of cores are going to start output to serial at once.
 175            It would be nice to fixup prink spinlocks for ROM XIP mode.
 176            I think it could be done by putting the spinlock flag in the cache
 177            of the BSP located right after sysinfo.
 178          */
 179         wait_all_core0_started();
 180
 181  #if CONFIG_LOGICAL_CPUS==1
 182         /* Core0 on each node is configured. Now setup any additional cores. */
 183         printk(BIOS_DEBUG, "start_other_cores()\n");
 184         start_other_cores();
 185         post_code(0x37);
 186         wait_all_other_cores_started(bsp_apicid);
 187  #endif
 188
 189         post_code(0x38);
 190
 191         /* run _early_setup before soft-reset. */
 192         rs780_early_setup();
 193         sb700_early_setup();
 194
 195  #if CONFIG_SET_FIDVID
 196         msr = rdmsr(0xc0010071);
 197         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 198
 199         /* FIXME: The sb fid change may survive the warm reset and only
 200            need to be done once.*/
 201         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 202
 203         post_code(0x39);
 204
 205         if (!warm_reset_detect(0)) {                    // BSP is node 0
 206                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 207         } else {
 208                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 209         }
 210
 211         post_code(0x3A);
 212
 213         /* show final fid and vid */
 214         msr=rdmsr(0xc0010071);
 215         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 216  #endif
 217
 218         rs780_htinit();
 219
 220         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 221         if (!warm_reset_detect(0)) {
 222                 print_info("...WARM RESET...\n\n\n");
 223                 soft_reset();
 224                 die("After soft_reset_x - shouldn't see this message!!!\n");
 225         }
 226
 227         post_code(0x3B);
 228
 229         /* It's the time to set ctrl in sysinfo now; */
 230         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 231         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 232
 233         post_code(0x40);
 234
 235 //      die("Die Before MCT init.");
 236
 237         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 238         raminit_amdmct(sysinfo);
 239         post_code(0x41);
 240
 241 /*
 242         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 243         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 244         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 245         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 246 */
 247
 248 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 249 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 250
 251 //      die("After MCT init before CAR disabled.");
 252
 253         rs780_before_pci_init();
 254         sb700_before_pci_init();
 255
 256         post_code(0x42);
 257         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 258         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 259         post_code(0x43);        // Should never see this post code.
 260 }
 261