1fa2f0857b72809b29f896c942cc9fc817d577e1
[coreboot.git] / src / mainboard / jetway / j7f24 / romstage.c
1 /*
2  * This file is part of the coreboot project.
3  *
4  * Copyright (C) 2008 VIA Technologies, Inc.
5  * (Written by Aaron Lwe <aaron.lwe@gmail.com> for VIA)
6  *
7  * This program is free software; you can redistribute it and/or modify
8  * it under the terms of the GNU General Public License as published by
9  * the Free Software Foundation; either version 2 of the License, or
10  * (at your option) any later version.
11  *
12  * This program is distributed in the hope that it will be useful,
13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15  * GNU General Public License for more details.
16  *
17  * You should have received a copy of the GNU General Public License
18  * along with this program; if not, write to the Free Software
19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
20  */
21
22 #include <stdint.h>
23 #include <device/pci_def.h>
24 #include <device/pci_ids.h>
25 #include <arch/io.h>
26 #include <device/pnp_def.h>
27 #include <arch/romcc_io.h>
28 #include <arch/hlt.h>
29 #include <console/console.h>
30 #include "northbridge/via/cn700/raminit.h"
31 #include "cpu/x86/bist.h"
32 #include "pc80/udelay_io.c"
33 #include "lib/delay.c"
34 #include "southbridge/via/vt8237r/vt8237r_early_smbus.c"
35 #include "superio/fintek/f71805f/f71805f_early_serial.c"
36 #include <lib.h>
37
38 #if CONFIG_TTYS0_BASE == 0x2f8
39 #define SERIAL_DEV PNP_DEV(0x2e, F71805F_SP2)
40 #else
41 #define SERIAL_DEV PNP_DEV(0x2e, F71805F_SP1)
42 #endif
43
44 static inline int spd_read_byte(unsigned device, unsigned address)
45 {
46         return smbus_read_byte(device, address);
47 }
48
49 #include "northbridge/via/cn700/raminit.c"
50
51 static void enable_mainboard_devices(void)
52 {
53         device_t dev;
54
55         dev = pci_locate_device(PCI_ID(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT8237R_LPC), 0);
56         if (dev == PCI_DEV_INVALID)
57                 die("Southbridge not found!!!\n");
58
59         /* bit=0 means enable function (per CX700 datasheet)
60          *   5 16.1 USB 2
61          *   4 16.0 USB 1
62          *   3 15.0 SATA and PATA
63          *   2 16.2 USB 3
64          *   1 16.4 USB EHCI
65          */
66         pci_write_config8(dev, 0x50, 0x80);
67
68         /* bit=1 means enable internal function (per CX700 datasheet)
69          *   3 Internal RTC
70          *   2 Internal PS2 Mouse
71          *   1 Internal KBC Configuration
72          *   0 Internal Keyboard Controller
73          */
74         pci_write_config8(dev, 0x51, 0x1d);
75 }
76
77 static const struct mem_controller ctrl = {
78         .d0f0 = 0x0000,
79         .d0f2 = 0x2000,
80         .d0f3 = 0x3000,
81         .d0f4 = 0x4000,
82         .d0f7 = 0x7000,
83         .d1f0 = 0x8000,
84         .channel0 = { 0x50 },
85 };
86
87 void main(unsigned long bist)
88 {
89         /* Enable multifunction for northbridge. */
90         pci_write_config8(ctrl.d0f0, 0x4f, 0x01);
91
92         f71805f_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
93         uart_init();
94         console_init();
95
96         print_spew("In romstage.c:main()\n");
97
98         enable_smbus();
99         smbus_fixup(&ctrl);
100
101         /* Halt if there was a built-in self test failure. */
102         report_bist_failure(bist);
103
104         print_debug("Enabling mainboard devices\n");
105         enable_mainboard_devices();
106
107         ddr_ram_setup(&ctrl);
108
109         /* ram_check(0, 640 * 1024); */
110
111         print_spew("Leaving romstage.c:main()\n");
112 }
113