src/mainboard/intel/mtarvon/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2008 Arastra, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  *
  19  */
  20
  21 #include <stdint.h>
  22 #include <stdlib.h>
  23 #include <device/pci_def.h>
  24 #include <device/pci_ids.h>
  25 #include <arch/io.h>
  26 #include <device/pnp_def.h>
  27 #include <arch/romcc_io.h>
  28 #include <cpu/x86/lapic.h>
  29 #include <pc80/mc146818rtc.h>
  30 #include <console/console.h>
  31 #include "lib/ramtest.c"
  32 #include "southbridge/intel/i3100/i3100_early_smbus.c"
  33 #include "southbridge/intel/i3100/i3100_early_lpc.c"
  34 #include "northbridge/intel/i3100/raminit.h"
  35 #include "superio/intel/i3100/i3100.h"
  36 #include "cpu/x86/mtrr/earlymtrr.c"
  37 #include "superio/intel/i3100/i3100_early_serial.c"
  38 #include "northbridge/intel/i3100/memory_initialized.c"
  39 #include "cpu/x86/bist.h"
  40
  41 #define DEVPRES_CONFIG  (DEVPRES_D1F0 | DEVPRES_D2F0)
  42 #define DEVPRES1_CONFIG (DEVPRES1_D0F1 | DEVPRES1_D8F0)
  43
  44 static inline int spd_read_byte(u16 device, u8 address)
  45 {
  46         return smbus_read_byte(device, address);
  47 }
  48
  49 #include "northbridge/intel/i3100/raminit.c"
  50 #include "lib/generic_sdram.c"
  51 #if 0 /* skip_romstage doesn't compile with gcc */
  52 #include "arch/i386/lib/stages.c"
  53 #endif
  54
  55 void main(unsigned long bist)
  56 {
  57         msr_t msr;
  58         u16 perf;
  59         static const struct mem_controller mch[] = {
  60                 {
  61                         .node_id = 0,
  62                         .f0 = PCI_DEV(0, 0x00, 0),
  63                         .f1 = PCI_DEV(0, 0x00, 1),
  64                         .f2 = PCI_DEV(0, 0x00, 2),
  65                         .f3 = PCI_DEV(0, 0x00, 3),
  66                         .channel0 = { (0xa<<3)|3, (0xa<<3)|2, (0xa<<3)|1, (0xa<<3)|0 },
  67                         .channel1 = { (0xa<<3)|7, (0xa<<3)|6, (0xa<<3)|5, (0xa<<3)|4 },
  68                 }
  69         };
  70
  71         if (bist == 0) {
  72 #if 0 /* skip_romstage doesn't compile with gcc */
  73                 /* Skip this if there was a built in self test failure */
  74                 if (memory_initialized()) {
  75                         skip_romstage();
  76                 }
  77 #endif
  78         }
  79         /* Set up the console */
  80         i3100_enable_superio();
  81         i3100_enable_serial(0x4e, I3100_SP1, CONFIG_TTYS0_BASE);
  82         uart_init();
  83         console_init();
  84
  85         /* Prevent the TCO timer from rebooting us */
  86         i3100_halt_tco_timer();
  87
  88         /* Halt if there was a built in self test failure */
  89         report_bist_failure(bist);
  90
  91         /* print_pci_devices(); */
  92         enable_smbus();
  93         /* dump_spd_registers(); */
  94
  95         /* Enable SpeedStep and automatic thermal throttling */
  96         /* FIXME: move to Pentium M init code */
  97         msr = rdmsr(0x1a0);
  98         msr.lo |= (1 << 3) | (1 << 16);
  99         wrmsr(0x1a0, msr);
 100         msr = rdmsr(0x19d);
 101         msr.lo |= (1 << 16);
 102         wrmsr(0x19d, msr);
 103
 104         /* Set CPU frequency/voltage to maximum */
 105         /* FIXME: move to Pentium M init code */
 106         msr = rdmsr(0x198);
 107         perf = msr.hi & 0xffff;
 108         msr = rdmsr(0x199);
 109         msr.lo &= 0xffff0000;
 110         msr.lo |= perf;
 111         wrmsr(0x199, msr);
 112
 113         sdram_initialize(ARRAY_SIZE(mch), mch);
 114         /* dump_pci_devices(); */
 115         /* dump_pci_device(PCI_DEV(0, 0x00, 0)); */
 116         /* dump_bar14(PCI_DEV(0, 0x00, 0)); */
 117
 118         ram_check(0, 1024 * 1024);
 119 }
 120