src/mainboard/intel/eagleheights/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 coresystems GmbH
   5  * Copyright (C) 2009 Thomas Jourdan <thomas.jourdan@gmail.com>
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; version 2 of
  10  * the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston,
  20  * MA 02110-1301 USA
  21  */
  22
  23 #include <delay.h>
  24
  25 #include <stdint.h>
  26 #include <arch/io.h>
  27 #include <arch/romcc_io.h>
  28 #include <device/pci_def.h>
  29 #include <device/pnp_def.h>
  30 #include <cpu/x86/lapic.h>
  31
  32 #include <pc80/mc146818rtc.h>
  33
  34 #include <console/console.h>
  35 #include <cpu/x86/bist.h>
  36
  37 #include "lib/ramtest.c"
  38 #include "southbridge/intel/i3100/i3100_early_smbus.c"
  39 #include "southbridge/intel/i3100/i3100_early_lpc.c"
  40 #include "reset.c"
  41 #include "superio/intel/i3100/i3100_early_serial.c"
  42 #include "superio/smsc/smscsuperio/smscsuperio_early_serial.c"
  43
  44 /* Data */
  45 #define UART_RBR 0x00
  46 #define UART_TBR 0x00
  47
  48 /* Control */
  49 #define UART_IER 0x01
  50 #define UART_IIR 0x02
  51 #define UART_FCR 0x02
  52 #define UART_LCR 0x03
  53 #define UART_MCR 0x04
  54 #define UART_DLL 0x00
  55 #define UART_DLM 0x01
  56
  57 /* Status */
  58 #define UART_LSR 0x05
  59 #define UART_MSR 0x06
  60 #define UART_SCR 0x07
  61
  62 #define DEVPRES_CONFIG  (DEVPRES_D1F0 | DEVPRES_D2F0 | DEVPRES_D3F0)
  63 #define DEVPRES1_CONFIG (DEVPRES1_D0F1 | DEVPRES1_D8F0)
  64
  65 #define IA32_PERF_STS     0x198
  66 #define IA32_PERF_CTL     0x199
  67 #define MSR_THERM2_CTL    0x19D
  68 #define IA32_MISC_ENABLES 0x1A0
  69
  70 /* SATA */
  71 #define SATA_MAP 0x90
  72
  73 #define SATA_MODE_IDE  0x00
  74 #define SATA_MODE_AHCI 0x01
  75
  76 /* RCBA registers */
  77 #define RCBA 0xF0
  78 #define DEFAULT_RCBA 0xFEA00000
  79
  80 #define RCBA_RPC   0x0224 /* 32 bit */
  81
  82 #define RCBA_TCTL  0x3000 /*  8 bit */
  83
  84 #define RCBA_D31IP 0x3100 /* 32 bit */
  85 #define RCBA_D30IP 0x3104 /* 32 bit */
  86 #define RCBA_D29IP 0x3108 /* 32 bit */
  87 #define RCBA_D28IP 0x310C /* 32 bit */
  88 #define RCBA_D31IR 0x3140 /* 16 bit */
  89 #define RCBA_D30IR 0x3142 /* 16 bit */
  90 #define RCBA_D29IR 0x3144 /* 16 bit */
  91 #define RCBA_D28IR 0x3146 /* 16 bit */
  92
  93 #define RCBA_RTC   0x3400 /* 32 bit */
  94 #define RCBA_HPTC  0x3404 /* 32 bit */
  95 #define RCBA_GCS   0x3410 /* 32 bit */
  96 #define RCBA_BUC   0x3414 /*  8 bit */
  97 #define RCBA_FD    0x3418 /* 32 bit */
  98 #define RCBA_PRC   0x341C /* 32 bit */
  99
 100 static inline int spd_read_byte(u16 device, u8 address)
 101 {
 102         return smbus_read_byte(device, address);
 103 }
 104
 105 #include "northbridge/intel/i3100/raminit.h"
 106 #include "cpu/x86/mtrr/earlymtrr.c"
 107 #include "northbridge/intel/i3100/memory_initialized.c"
 108 #include "northbridge/intel/i3100/raminit.c"
 109 #include "lib/generic_sdram.c"
 110 #include "northbridge/intel/i3100/reset_test.c"
 111 #include "debug.c"
 112
 113 static void early_config(void)
 114 {
 115         u32 gcs, rpc, fd;
 116
 117         /* Enable RCBA */
 118         pci_write_config32(PCI_DEV(0, 0x1F, 0), RCBA, DEFAULT_RCBA | 1);
 119
 120         /* Disable watchdog */
 121         gcs = read32(DEFAULT_RCBA + RCBA_GCS);
 122         gcs |= (1 << 5); /* No reset */
 123         write32(DEFAULT_RCBA + RCBA_GCS, gcs);
 124
 125         /* Configure PCIe port B as 4x */
 126         rpc = read32(DEFAULT_RCBA + RCBA_RPC);
 127         rpc |= (3 << 0);
 128         write32(DEFAULT_RCBA + RCBA_RPC, rpc);
 129
 130         /* Disable Modem, Audio, PCIe ports 2/3/4 */
 131         fd = read32(DEFAULT_RCBA + RCBA_FD);
 132         fd |= (1 << 19) | (1 << 18) | (1 << 17) | (1 << 6) | (1 << 5);
 133         write32(DEFAULT_RCBA + RCBA_FD, fd);
 134
 135         /* Enable HPET */
 136         write32(DEFAULT_RCBA + RCBA_HPTC, (1 << 7));
 137
 138         /* Improve interrupt routing
 139          * D31:F2 SATA        INTB# -> PIRQD
 140          * D31:F3 SMBUS       INTB# -> PIRQD
 141          * D31:F4 CHAP        INTD# -> PIRQA
 142          * D29:F0 USB1#1      INTA# -> PIRQH
 143          * D29:F1 USB1#2      INTB# -> PIRQD
 144          * D29:F7 USB2        INTA# -> PIRQH
 145          * D28:F0 PCIe Port 1 INTA# -> PIRQE
 146          */
 147
 148         write16(DEFAULT_RCBA + RCBA_D31IR, 0x0230);
 149         write16(DEFAULT_RCBA + RCBA_D30IR, 0x3210);
 150         write16(DEFAULT_RCBA + RCBA_D29IR, 0x3237);
 151         write16(DEFAULT_RCBA + RCBA_D28IR, 0x3214);
 152
 153         /* Setup sata mode */
 154         pci_write_config8(PCI_DEV(0, 0x1F, 2), SATA_MAP, (SATA_MODE_AHCI << 6) | (0 << 0));
 155 }
 156
 157 void main(unsigned long bist)
 158 {
 159         /* int boot_mode = 0; */
 160
 161         static const struct mem_controller mch[] = {
 162                 {
 163                         .node_id = 0,
 164                         .f0 = PCI_DEV(0, 0x00, 0),
 165                         .f1 = PCI_DEV(0, 0x00, 1),
 166                         .f2 = PCI_DEV(0, 0x00, 2),
 167                         .f3 = PCI_DEV(0, 0x00, 3),
 168                         .channel0 = { (0xa<<3)|3, (0xa<<3)|2, (0xa<<3)|1, (0xa<<3)|0 },
 169                         .channel1 = { (0xa<<3)|7, (0xa<<3)|6, (0xa<<3)|5, (0xa<<3)|4 },
 170                 }
 171         };
 172
 173         if (bist == 0) {
 174                 enable_lapic();
 175         }
 176
 177         /* Setup the console */
 178         i3100_enable_superio();
 179         i3100_enable_serial(0x4E, I3100_SP1, CONFIG_TTYS0_BASE);
 180         uart_init();
 181         console_init();
 182
 183         /* Halt if there was a built in self test failure */
 184         report_bist_failure(bist);
 185
 186         /* Perform early board specific init */
 187         early_config();
 188
 189         /* Prevent the TCO timer from rebooting us */
 190         i3100_halt_tco_timer();
 191
 192         /* Enable SPD ROMs and DDR-II DRAM */
 193         enable_smbus();
 194
 195         /* Enable SpeedStep and automatic thermal throttling */
 196         {
 197                 msr_t msr;
 198                 u16 perf;
 199
 200                 msr = rdmsr(IA32_MISC_ENABLES);
 201                 msr.lo |= (1 << 3) | (1 << 16);
 202                 wrmsr(IA32_MISC_ENABLES, msr);
 203
 204                 /* Set CPU frequency/voltage to maximum */
 205
 206                 /* Read performance status register and keep
 207                  * bits 47:32, where BUS_RATIO_MAX and VID_MAX
 208                  * are encoded
 209                  */
 210                 msr = rdmsr(IA32_PERF_STS);
 211                 perf = msr.hi & 0x0000ffff;
 212
 213                 /* Write VID_MAX & BUS_RATIO_MAX to
 214                  * performance control register
 215                  */
 216                 msr = rdmsr(IA32_PERF_CTL);
 217                 msr.lo &= 0xffff0000;
 218                 msr.lo |= perf;
 219                 wrmsr(IA32_PERF_CTL, msr);
 220         }
 221
 222         /* Initialize memory */
 223         sdram_initialize(ARRAY_SIZE(mch), mch);
 224 }
 225