src/mainboard/intel/d945gclf/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 /* Configuration of the i945 driver */
  23 #define CHIPSET_I945GC 1
  24 #define CHANNEL_XOR_RANDOMIZATION 1
  25
  26 #include <stdint.h>
  27 #include <string.h>
  28 #include <arch/io.h>
  29 #include <arch/romcc_io.h>
  30 #include <device/pci_def.h>
  31 #include <device/pnp_def.h>
  32 #include <cpu/x86/lapic.h>
  33
  34 #include "superio/smsc/lpc47m15x/lpc47m15x.h"
  35
  36 #include "option_table.h"
  37 #include "pc80/mc146818rtc_early.c"
  38
  39 #include <console/console.h>
  40 #include "pc80/serial.c"
  41 #include "console/console.c"
  42 #include <cpu/x86/bist.h>
  43
  44 #if CONFIG_USBDEBUG_DIRECT
  45 #define DBGP_DEFAULT 1
  46 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  47 #include "pc80/usbdebug_direct_serial.c"
  48 #endif
  49
  50 #include "lib/ramtest.c"
  51 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  52 #include "superio/smsc/lpc47m15x/lpc47m15x_early_serial.c"
  53
  54 #include "northbridge/intel/i945/udelay.c"
  55
  56 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  57
  58 #include "southbridge/intel/i82801gx/i82801gx.h"
  59 static void setup_ich7_gpios(void)
  60 {
  61         /* TODO: This is highly board specific and should be moved */
  62         printk(BIOS_DEBUG, " GPIOS...");
  63         /* General Registers */
  64         outl(0x3f3df7c1, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  65         outl(0xc6fcbfc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  66         outl(0xecfefdff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  67         /* Output Control Registers */
  68         outl(0x00040000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  69         /* Input Control Registers */
  70         outl(0x0000a000, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  71         outl(0x000000ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  72         outl(0x000000bf, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  73         outl(0x000300fd, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  74 }
  75
  76 #include "northbridge/intel/i945/early_init.c"
  77
  78 static inline int spd_read_byte(unsigned device, unsigned address)
  79 {
  80         return smbus_read_byte(device, address);
  81 }
  82
  83 #include "northbridge/intel/i945/raminit.h"
  84 #include "northbridge/intel/i945/raminit.c"
  85 #include "northbridge/intel/i945/errata.c"
  86 #include "northbridge/intel/i945/debug.c"
  87
  88 static void ich7_enable_lpc(void)
  89 {
  90         // Enable Serial IRQ
  91         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  92         // Set COM1/COM2 decode range
  93         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  94         // Enable COM1
  95         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x140d);
  96         // Enable SuperIO Power Management Events
  97         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x007c0681);
  98 }
  99
 100 /* This box has two superios, so enabling serial becomes slightly excessive.
 101  * We disable a lot of stuff to make sure that there are no conflicts between
 102  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 103  * but safe anyways" method.
 104  */
 105 static void early_superio_config_lpc47m15x(void)
 106 {
 107         device_t dev;
 108
 109         dev=PNP_DEV(0x2e, LPC47M15X_SP1);
 110         pnp_enter_conf_state(dev);
 111
 112         pnp_set_logical_device(dev);
 113         pnp_set_enable(dev, 0);
 114         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 115         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 116         pnp_set_enable(dev, 1);
 117
 118         /* Enable SuperIO PM */
 119         dev=PNP_DEV(0x2e, LPC47M15X_PME);
 120         pnp_set_logical_device(dev);
 121         pnp_set_enable(dev, 0);
 122         pnp_set_iobase(dev, PNP_IDX_IO0, 0x680);
 123         pnp_set_enable(dev, 1);
 124
 125         pnp_exit_conf_state(dev);
 126 }
 127
 128 static void rcba_config(void)
 129 {
 130         /* Set up virtual channel 0 */
 131         //RCBA32(0x0014) = 0x80000001;
 132         //RCBA32(0x001c) = 0x03128010;
 133
 134         /* Device 1f interrupt pin register */
 135         RCBA32(0x3100) = 0x00042210;
 136         /* Device 1d interrupt pin register */
 137         RCBA32(0x310c) = 0x00214321;
 138
 139         /* dev irq route register */
 140         RCBA16(0x3140) = 0x0132;
 141         RCBA16(0x3142) = 0x0146;
 142         RCBA16(0x3144) = 0x0237;
 143         RCBA16(0x3146) = 0x3201;
 144         RCBA16(0x3148) = 0x0146;
 145
 146         /* Enable IOAPIC */
 147         RCBA8(0x31ff) = 0x03;
 148
 149         /* Enable upper 128bytes of CMOS */
 150         RCBA32(0x3400) = (1 << 2);
 151
 152         /* Disable unused devices */
 153         //RCBA32(0x3418) = FD_PCIE6|FD_PCIE5|FD_PCIE4|FD_ACMOD|FD_ACAUD|FD_PATA;
 154         // RCBA32(0x3418) |= (1 << 0); // Required.
 155         // FIXME look me up!
 156         RCBA32(0x3418) = 0x003204e1;
 157
 158         /* Enable PCIe Root Port Clock Gate */
 159         // RCBA32(0x341c) = 0x00000001;
 160 }
 161
 162 static void early_ich7_init(void)
 163 {
 164         uint8_t reg8;
 165         uint32_t reg32;
 166
 167         // program secondary mlt XXX byte?
 168         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 169
 170         // reset rtc power status
 171         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 172         reg8 &= ~(1 << 2);
 173         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 174
 175         // usb transient disconnect
 176         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 177         reg8 |= (3 << 0);
 178         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 179
 180         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 181         reg32 |= (1 << 29) | (1 << 17);
 182         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 183
 184         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 185         reg32 |= (1 << 31) | (1 << 27);
 186         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 187
 188         RCBA32(0x0088) = 0x0011d000;
 189         RCBA16(0x01fc) = 0x060f;
 190         RCBA32(0x01f4) = 0x86000040;
 191         RCBA32(0x0214) = 0x10030549;
 192         RCBA32(0x0218) = 0x00020504;
 193         RCBA8(0x0220) = 0xc5;
 194         reg32 = RCBA32(0x3410);
 195         reg32 |= (1 << 6);
 196         RCBA32(0x3410) = reg32;
 197         reg32 = RCBA32(0x3430);
 198         reg32 &= ~(3 << 0);
 199         reg32 |= (1 << 0);
 200         RCBA32(0x3430) = reg32;
 201         RCBA32(0x3418) |= (1 << 0);
 202         RCBA16(0x0200) = 0x2008;
 203         RCBA8(0x2027) = 0x0d;
 204         RCBA16(0x3e08) |= (1 << 7);
 205         RCBA16(0x3e48) |= (1 << 7);
 206         RCBA32(0x3e0e) |= (1 << 7);
 207         RCBA32(0x3e4e) |= (1 << 7);
 208
 209         // next step only on ich7m b0 and later:
 210         reg32 = RCBA32(0x2034);
 211         reg32 &= ~(0x0f << 16);
 212         reg32 |= (5 << 16);
 213         RCBA32(0x2034) = reg32;
 214 }
 215
 216 #include <cbmem.h>
 217
 218 // Now, this needs to be included because it relies on the symbol
 219 // __PRE_RAM__ being set during CAR stage (in order to compile the
 220 // BSS free versions of the functions). Either rewrite the code
 221 // to be always BSS free, or invent a flag that's better suited than
 222 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 223 //
 224 #include "lib/cbmem.c"
 225
 226 void main(unsigned long bist)
 227 {
 228         u32 reg32;
 229         int boot_mode = 0;
 230
 231         if (bist == 0) {
 232                 enable_lapic();
 233         }
 234
 235         ich7_enable_lpc();
 236         early_superio_config_lpc47m15x();
 237
 238         /* Set up the console */
 239         uart_init();
 240
 241 #if CONFIG_USBDEBUG_DIRECT
 242         i82801gx_enable_usbdebug_direct(DBGP_DEFAULT);
 243         early_usbdebug_direct_init();
 244 #endif
 245
 246         console_init();
 247
 248         /* Halt if there was a built in self test failure */
 249         report_bist_failure(bist);
 250
 251         if (MCHBAR16(SSKPD) == 0xCAFE) {
 252                 printk(BIOS_DEBUG, "soft reset detected.\n");
 253                 boot_mode = 1;
 254         }
 255
 256         /* Perform some early chipset initialization required
 257          * before RAM initialization can work
 258          */
 259         i945_early_initialization();
 260
 261         /* Read PM1_CNT */
 262         reg32 = inl(DEFAULT_PMBASE + 0x04);
 263         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 264         if (((reg32 >> 10) & 7) == 5) {
 265 #if CONFIG_HAVE_ACPI_RESUME
 266                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 267                 boot_mode = 2;
 268                 /* Clear SLP_TYPE. This will break stage2 but
 269                  * we care for that when we get there.
 270                  */
 271                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 272 #else
 273                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 274 #endif
 275         }
 276
 277         /* Enable SPD ROMs and DDR-II DRAM */
 278         enable_smbus();
 279
 280 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 281         dump_spd_registers();
 282 #endif
 283
 284         sdram_initialize(boot_mode);
 285
 286         /* Perform some initialization that must run before stage2 */
 287         early_ich7_init();
 288
 289         /* This should probably go away. Until now it is required
 290          * and mainboard specific
 291          */
 292         rcba_config();
 293
 294         /* Chipset Errata! */
 295         fixup_i945_errata();
 296
 297         /* Initialize the internal PCIe links before we go into stage2 */
 298         i945_late_initialization();
 299
 300 #if !CONFIG_HAVE_ACPI_RESUME
 301 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 302 #if defined(DEBUG_RAM_SETUP)
 303         sdram_dump_mchbar_registers();
 304 #endif
 305
 306         {
 307                 /* This will not work if TSEG is in place! */
 308                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 309
 310                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 311                 ram_check(0x00000000, 0x000a0000);
 312                 //ram_check(0x00100000, tom);
 313         }
 314 #endif
 315 #endif
 316
 317         MCHBAR16(SSKPD) = 0xCAFE;
 318
 319 #if CONFIG_HAVE_ACPI_RESUME
 320         /* Start address of high memory tables */
 321         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 322
 323         /* If there is no high memory area, we didn't boot before, so
 324          * this is not a resume. In that case we just create the cbmem toc.
 325          */
 326         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 327                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 328
 329                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 330                  * through stage 2. We could keep stuff like stack and heap in high tables
 331                  * memory completely, but that's a wonderful clean up task for another
 332                  * day.
 333                  */
 334                 if (resume_backup_memory)
 335                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 336
 337                 /* Magic for S3 resume */
 338                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 339         }
 340 #endif
 341 }
 342