src/mainboard/intel/d945gclf/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <arch/io.h>
  25 #include <arch/romcc_io.h>
  26 #include <device/pci_def.h>
  27 #include <device/pnp_def.h>
  28 #include <cpu/x86/lapic.h>
  29
  30 #include "superio/smsc/lpc47m15x/lpc47m15x.h"
  31
  32 #include <pc80/mc146818rtc.h>
  33
  34 #include <console/console.h>
  35 #include <cpu/x86/bist.h>
  36
  37 #if CONFIG_USBDEBUG
  38 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  39 #include "pc80/usbdebug_serial.c"
  40 #endif
  41
  42 #include "lib/ramtest.c"
  43 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  44 #include "superio/smsc/lpc47m15x/lpc47m15x_early_serial.c"
  45
  46 #include "northbridge/intel/i945/udelay.c"
  47
  48 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  49
  50 #include "southbridge/intel/i82801gx/i82801gx.h"
  51 static void setup_ich7_gpios(void)
  52 {
  53         /* TODO: This is highly board specific and should be moved */
  54         printk(BIOS_DEBUG, " GPIOS...");
  55         /* General Registers */
  56         outl(0x3f3df7c1, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  57         outl(0xc6fcbfc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  58         outl(0xecfefdff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  59         /* Output Control Registers */
  60         outl(0x00040000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  61         /* Input Control Registers */
  62         outl(0x0000a000, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  63         outl(0x000000ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  64         outl(0x000000bf, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  65         outl(0x000300fd, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  66 }
  67
  68 #include "northbridge/intel/i945/early_init.c"
  69
  70 static inline int spd_read_byte(unsigned device, unsigned address)
  71 {
  72         return smbus_read_byte(device, address);
  73 }
  74
  75 #include "northbridge/intel/i945/raminit.h"
  76 #include "northbridge/intel/i945/raminit.c"
  77 #include "northbridge/intel/i945/errata.c"
  78 #include "northbridge/intel/i945/debug.c"
  79
  80 static void ich7_enable_lpc(void)
  81 {
  82         // Enable Serial IRQ
  83         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  84         // Set COM1/COM2 decode range
  85         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  86         // Enable COM1
  87         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x140d);
  88         // Enable SuperIO Power Management Events
  89         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x007c0681);
  90 }
  91
  92 /* This box has two superios, so enabling serial becomes slightly excessive.
  93  * We disable a lot of stuff to make sure that there are no conflicts between
  94  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  95  * but safe anyways" method.
  96  */
  97 static void early_superio_config_lpc47m15x(void)
  98 {
  99         device_t dev;
 100
 101         dev=PNP_DEV(0x2e, LPC47M15X_SP1);
 102         pnp_enter_conf_state(dev);
 103
 104         pnp_set_logical_device(dev);
 105         pnp_set_enable(dev, 0);
 106         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 107         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 108         pnp_set_enable(dev, 1);
 109
 110         /* Enable SuperIO PM */
 111         dev=PNP_DEV(0x2e, LPC47M15X_PME);
 112         pnp_set_logical_device(dev);
 113         pnp_set_enable(dev, 0);
 114         pnp_set_iobase(dev, PNP_IDX_IO0, 0x680);
 115         pnp_set_enable(dev, 1);
 116
 117         pnp_exit_conf_state(dev);
 118 }
 119
 120 static void rcba_config(void)
 121 {
 122         /* Set up virtual channel 0 */
 123         //RCBA32(0x0014) = 0x80000001;
 124         //RCBA32(0x001c) = 0x03128010;
 125
 126         /* Device 1f interrupt pin register */
 127         RCBA32(0x3100) = 0x00042210;
 128         /* Device 1d interrupt pin register */
 129         RCBA32(0x310c) = 0x00214321;
 130
 131         /* dev irq route register */
 132         RCBA16(0x3140) = 0x0132;
 133         RCBA16(0x3142) = 0x0146;
 134         RCBA16(0x3144) = 0x0237;
 135         RCBA16(0x3146) = 0x3201;
 136         RCBA16(0x3148) = 0x0146;
 137
 138         /* Enable IOAPIC */
 139         RCBA8(0x31ff) = 0x03;
 140
 141         /* Enable upper 128bytes of CMOS */
 142         RCBA32(0x3400) = (1 << 2);
 143
 144         /* Disable unused devices */
 145         //RCBA32(0x3418) = FD_PCIE6|FD_PCIE5|FD_PCIE4|FD_ACMOD|FD_ACAUD|FD_PATA;
 146         // RCBA32(0x3418) |= (1 << 0); // Required.
 147         // FIXME look me up!
 148         RCBA32(0x3418) = 0x003204e1;
 149
 150         /* Enable PCIe Root Port Clock Gate */
 151         // RCBA32(0x341c) = 0x00000001;
 152 }
 153
 154 static void early_ich7_init(void)
 155 {
 156         uint8_t reg8;
 157         uint32_t reg32;
 158
 159         // program secondary mlt XXX byte?
 160         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 161
 162         // reset rtc power status
 163         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 164         reg8 &= ~(1 << 2);
 165         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 166
 167         // usb transient disconnect
 168         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 169         reg8 |= (3 << 0);
 170         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 171
 172         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 173         reg32 |= (1 << 29) | (1 << 17);
 174         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 175
 176         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 177         reg32 |= (1 << 31) | (1 << 27);
 178         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 179
 180         RCBA32(0x0088) = 0x0011d000;
 181         RCBA16(0x01fc) = 0x060f;
 182         RCBA32(0x01f4) = 0x86000040;
 183         RCBA32(0x0214) = 0x10030549;
 184         RCBA32(0x0218) = 0x00020504;
 185         RCBA8(0x0220) = 0xc5;
 186         reg32 = RCBA32(0x3410);
 187         reg32 |= (1 << 6);
 188         RCBA32(0x3410) = reg32;
 189         reg32 = RCBA32(0x3430);
 190         reg32 &= ~(3 << 0);
 191         reg32 |= (1 << 0);
 192         RCBA32(0x3430) = reg32;
 193         RCBA32(0x3418) |= (1 << 0);
 194         RCBA16(0x0200) = 0x2008;
 195         RCBA8(0x2027) = 0x0d;
 196         RCBA16(0x3e08) |= (1 << 7);
 197         RCBA16(0x3e48) |= (1 << 7);
 198         RCBA32(0x3e0e) |= (1 << 7);
 199         RCBA32(0x3e4e) |= (1 << 7);
 200
 201         // next step only on ich7m b0 and later:
 202         reg32 = RCBA32(0x2034);
 203         reg32 &= ~(0x0f << 16);
 204         reg32 |= (5 << 16);
 205         RCBA32(0x2034) = reg32;
 206 }
 207
 208 #include <cbmem.h>
 209
 210 // Now, this needs to be included because it relies on the symbol
 211 // __PRE_RAM__ being set during CAR stage (in order to compile the
 212 // BSS free versions of the functions). Either rewrite the code
 213 // to be always BSS free, or invent a flag that's better suited than
 214 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 215 //
 216 #include "lib/cbmem.c"
 217
 218 void main(unsigned long bist)
 219 {
 220         u32 reg32;
 221         int boot_mode = 0;
 222
 223         if (bist == 0) {
 224                 enable_lapic();
 225         }
 226
 227         ich7_enable_lpc();
 228         early_superio_config_lpc47m15x();
 229
 230         /* Set up the console */
 231         uart_init();
 232
 233 #if CONFIG_USBDEBUG
 234         i82801gx_enable_usbdebug(1);
 235         early_usbdebug_init();
 236 #endif
 237
 238         console_init();
 239
 240         /* Halt if there was a built in self test failure */
 241         report_bist_failure(bist);
 242
 243         if (MCHBAR16(SSKPD) == 0xCAFE) {
 244                 printk(BIOS_DEBUG, "soft reset detected.\n");
 245                 boot_mode = 1;
 246         }
 247
 248         /* Perform some early chipset initialization required
 249          * before RAM initialization can work
 250          */
 251         i945_early_initialization();
 252
 253         /* Read PM1_CNT */
 254         reg32 = inl(DEFAULT_PMBASE + 0x04);
 255         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 256         if (((reg32 >> 10) & 7) == 5) {
 257 #if CONFIG_HAVE_ACPI_RESUME
 258                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 259                 boot_mode = 2;
 260                 /* Clear SLP_TYPE. This will break stage2 but
 261                  * we care for that when we get there.
 262                  */
 263                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 264 #else
 265                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 266 #endif
 267         }
 268
 269         /* Enable SPD ROMs and DDR-II DRAM */
 270         enable_smbus();
 271
 272 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 273         dump_spd_registers();
 274 #endif
 275
 276         sdram_initialize(boot_mode);
 277
 278         /* Perform some initialization that must run before stage2 */
 279         early_ich7_init();
 280
 281         /* This should probably go away. Until now it is required
 282          * and mainboard specific
 283          */
 284         rcba_config();
 285
 286         /* Chipset Errata! */
 287         fixup_i945_errata();
 288
 289         /* Initialize the internal PCIe links before we go into stage2 */
 290         i945_late_initialization();
 291
 292 #if !CONFIG_HAVE_ACPI_RESUME
 293 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 294 #if CONFIG_DEBUG_RAM_SETUP
 295         sdram_dump_mchbar_registers();
 296 #endif
 297
 298         {
 299                 /* This will not work if TSEG is in place! */
 300                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 301
 302                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 303                 ram_check(0x00000000, 0x000a0000);
 304                 //ram_check(0x00100000, tom);
 305         }
 306 #endif
 307 #endif
 308
 309         MCHBAR16(SSKPD) = 0xCAFE;
 310
 311 #if CONFIG_HAVE_ACPI_RESUME
 312         /* Start address of high memory tables */
 313         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 314
 315         /* If there is no high memory area, we didn't boot before, so
 316          * this is not a resume. In that case we just create the cbmem toc.
 317          */
 318         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 319                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 320
 321                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 322                  * through stage 2. We could keep stuff like stack and heap in high tables
 323                  * memory completely, but that's a wonderful clean up task for another
 324                  * day.
 325                  */
 326                 if (resume_backup_memory)
 327                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 328
 329                 /* Magic for S3 resume */
 330                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 331         }
 332 #endif
 333 }
 334