src/mainboard/intel/d945gclf/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21
  22 #include <stdint.h>
  23 #include <string.h>
  24 #include <arch/io.h>
  25 #include <arch/romcc_io.h>
  26 #include <device/pci_def.h>
  27 #include <device/pnp_def.h>
  28 #include <cpu/x86/lapic.h>
  29 #include <lib.h>
  30
  31 #include "superio/smsc/lpc47m15x/lpc47m15x.h"
  32
  33 #include <pc80/mc146818rtc.h>
  34
  35 #include <console/console.h>
  36 #include <usbdebug.h>
  37 #include <cpu/x86/bist.h>
  38
  39 #include "superio/smsc/lpc47m15x/lpc47m15x_early_serial.c"
  40
  41 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  42
  43 #include "northbridge/intel/i945/i945.h"
  44 #include "northbridge/intel/i945/raminit.h"
  45 #include "southbridge/intel/i82801gx/i82801gx.h"
  46
  47 void enable_smbus(void);
  48
  49 void setup_ich7_gpios(void)
  50 {
  51         /* TODO: This is highly board specific and should be moved */
  52         printk(BIOS_DEBUG, " GPIOS...");
  53         /* General Registers */
  54         outl(0x3f3df7c1, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  55         outl(0xc6fcbfc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  56         outl(0xecfefdff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  57         /* Output Control Registers */
  58         outl(0x00040000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  59         /* Input Control Registers */
  60         outl(0x0000a000, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  61         outl(0x000000ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  62         outl(0x000000bf, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  63         outl(0x000300fd, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  64 }
  65
  66 static void ich7_enable_lpc(void)
  67 {
  68         // Enable Serial IRQ
  69         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  70         // Set COM1/COM2 decode range
  71         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  72         // Enable COM1
  73         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x140d);
  74         // Enable SuperIO Power Management Events
  75         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x007c0681);
  76 }
  77
  78 /* This box has two superios, so enabling serial becomes slightly excessive.
  79  * We disable a lot of stuff to make sure that there are no conflicts between
  80  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
  81  * but safe anyways" method.
  82  */
  83 static void early_superio_config_lpc47m15x(void)
  84 {
  85         device_t dev;
  86
  87         dev=PNP_DEV(0x2e, LPC47M15X_SP1);
  88         pnp_enter_conf_state(dev);
  89
  90         pnp_set_logical_device(dev);
  91         pnp_set_enable(dev, 0);
  92         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
  93         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
  94         pnp_set_enable(dev, 1);
  95
  96         /* Enable SuperIO PM */
  97         dev=PNP_DEV(0x2e, LPC47M15X_PME);
  98         pnp_set_logical_device(dev);
  99         pnp_set_enable(dev, 0);
 100         pnp_set_iobase(dev, PNP_IDX_IO0, 0x680);
 101         pnp_set_enable(dev, 1);
 102
 103         pnp_exit_conf_state(dev);
 104 }
 105
 106 static void rcba_config(void)
 107 {
 108         /* Set up virtual channel 0 */
 109         //RCBA32(0x0014) = 0x80000001;
 110         //RCBA32(0x001c) = 0x03128010;
 111
 112         /* Device 1f interrupt pin register */
 113         RCBA32(0x3100) = 0x00042210;
 114         /* Device 1d interrupt pin register */
 115         RCBA32(0x310c) = 0x00214321;
 116
 117         /* dev irq route register */
 118         RCBA16(0x3140) = 0x0132;
 119         RCBA16(0x3142) = 0x0146;
 120         RCBA16(0x3144) = 0x0237;
 121         RCBA16(0x3146) = 0x3201;
 122         RCBA16(0x3148) = 0x0146;
 123
 124         /* Enable IOAPIC */
 125         RCBA8(0x31ff) = 0x03;
 126
 127         /* Enable upper 128bytes of CMOS */
 128         RCBA32(0x3400) = (1 << 2);
 129
 130         /* Disable unused devices */
 131         //RCBA32(0x3418) = FD_PCIE6|FD_PCIE5|FD_PCIE4|FD_ACMOD|FD_ACAUD|FD_PATA;
 132         // RCBA32(0x3418) |= (1 << 0); // Required.
 133         // FIXME look me up!
 134         RCBA32(0x3418) = 0x003204e1;
 135
 136         /* Enable PCIe Root Port Clock Gate */
 137         // RCBA32(0x341c) = 0x00000001;
 138 }
 139
 140 static void early_ich7_init(void)
 141 {
 142         uint8_t reg8;
 143         uint32_t reg32;
 144
 145         // program secondary mlt XXX byte?
 146         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 147
 148         // reset rtc power status
 149         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 150         reg8 &= ~(1 << 2);
 151         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 152
 153         // usb transient disconnect
 154         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 155         reg8 |= (3 << 0);
 156         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 157
 158         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 159         reg32 |= (1 << 29) | (1 << 17);
 160         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 161
 162         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 163         reg32 |= (1 << 31) | (1 << 27);
 164         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 165
 166         RCBA32(0x0088) = 0x0011d000;
 167         RCBA16(0x01fc) = 0x060f;
 168         RCBA32(0x01f4) = 0x86000040;
 169         RCBA32(0x0214) = 0x10030549;
 170         RCBA32(0x0218) = 0x00020504;
 171         RCBA8(0x0220) = 0xc5;
 172         reg32 = RCBA32(0x3410);
 173         reg32 |= (1 << 6);
 174         RCBA32(0x3410) = reg32;
 175         reg32 = RCBA32(0x3430);
 176         reg32 &= ~(3 << 0);
 177         reg32 |= (1 << 0);
 178         RCBA32(0x3430) = reg32;
 179         RCBA32(0x3418) |= (1 << 0);
 180         RCBA16(0x0200) = 0x2008;
 181         RCBA8(0x2027) = 0x0d;
 182         RCBA16(0x3e08) |= (1 << 7);
 183         RCBA16(0x3e48) |= (1 << 7);
 184         RCBA32(0x3e0e) |= (1 << 7);
 185         RCBA32(0x3e4e) |= (1 << 7);
 186
 187         // next step only on ich7m b0 and later:
 188         reg32 = RCBA32(0x2034);
 189         reg32 &= ~(0x0f << 16);
 190         reg32 |= (5 << 16);
 191         RCBA32(0x2034) = reg32;
 192 }
 193
 194 #include <cbmem.h>
 195
 196 // Now, this needs to be included because it relies on the symbol
 197 // __PRE_RAM__ being set during CAR stage (in order to compile the
 198 // BSS free versions of the functions). Either rewrite the code
 199 // to be always BSS free, or invent a flag that's better suited than
 200 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 201 //
 202 #include "lib/cbmem.c"
 203
 204 void main(unsigned long bist)
 205 {
 206         u32 reg32;
 207         int boot_mode = 0;
 208
 209         if (bist == 0) {
 210                 enable_lapic();
 211         }
 212
 213         ich7_enable_lpc();
 214         early_superio_config_lpc47m15x();
 215
 216         /* Set up the console */
 217         uart_init();
 218
 219 #if CONFIG_USBDEBUG
 220         i82801gx_enable_usbdebug(1);
 221         early_usbdebug_init();
 222 #endif
 223
 224         console_init();
 225
 226         /* Halt if there was a built in self test failure */
 227         report_bist_failure(bist);
 228
 229         if (MCHBAR16(SSKPD) == 0xCAFE) {
 230                 printk(BIOS_DEBUG, "soft reset detected.\n");
 231                 boot_mode = 1;
 232         }
 233
 234         /* Perform some early chipset initialization required
 235          * before RAM initialization can work
 236          */
 237         i945_early_initialization();
 238
 239         /* Read PM1_CNT */
 240         reg32 = inl(DEFAULT_PMBASE + 0x04);
 241         printk(BIOS_DEBUG, "PM1_CNT: %08x\n", reg32);
 242         if (((reg32 >> 10) & 7) == 5) {
 243 #if CONFIG_HAVE_ACPI_RESUME
 244                 printk(BIOS_DEBUG, "Resume from S3 detected.\n");
 245                 boot_mode = 2;
 246                 /* Clear SLP_TYPE. This will break stage2 but
 247                  * we care for that when we get there.
 248                  */
 249                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 250 #else
 251                 printk(BIOS_DEBUG, "Resume from S3 detected, but disabled.\n");
 252 #endif
 253         }
 254
 255         /* Enable SPD ROMs and DDR-II DRAM */
 256         enable_smbus();
 257
 258 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 259         dump_spd_registers();
 260 #endif
 261
 262         sdram_initialize(boot_mode);
 263
 264         /* Perform some initialization that must run before stage2 */
 265         early_ich7_init();
 266
 267         /* This should probably go away. Until now it is required
 268          * and mainboard specific
 269          */
 270         rcba_config();
 271
 272         /* Chipset Errata! */
 273         fixup_i945_errata();
 274
 275         /* Initialize the internal PCIe links before we go into stage2 */
 276         i945_late_initialization();
 277
 278 #if !CONFIG_HAVE_ACPI_RESUME
 279 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 280 #if CONFIG_DEBUG_RAM_SETUP
 281         sdram_dump_mchbar_registers();
 282 #endif
 283
 284         {
 285                 /* This will not work if TSEG is in place! */
 286                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 287
 288                 printk(BIOS_DEBUG, "TOM: 0x%08x\n", tom);
 289                 ram_check(0x00000000, 0x000a0000);
 290                 //ram_check(0x00100000, tom);
 291         }
 292 #endif
 293 #endif
 294
 295         MCHBAR16(SSKPD) = 0xCAFE;
 296
 297 #if CONFIG_HAVE_ACPI_RESUME
 298         /* Start address of high memory tables */
 299         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 300
 301         /* If there is no high memory area, we didn't boot before, so
 302          * this is not a resume. In that case we just create the cbmem toc.
 303          */
 304         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 305                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 306
 307                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 308                  * through stage 2. We could keep stuff like stack and heap in high tables
 309                  * memory completely, but that's a wonderful clean up task for another
 310                  * day.
 311                  */
 312                 if (resume_backup_memory)
 313                         memcpy(resume_backup_memory, (void *)CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 314
 315                 /* Magic for S3 resume */
 316                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 317         }
 318 #endif
 319 }
 320