src/mainboard/intel/d945gclf/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007-2008 coresystems GmbH
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18  */
  19
  20 // __PRE_RAM__ means: use "unsigned" for device, not a struct.
  21 #define __PRE_RAM__
  22
  23 /* Configuration of the i945 driver */
  24 #define CHIPSET_I945GC 1
  25 #define CHANNEL_XOR_RANDOMIZATION 1
  26
  27 #include <stdint.h>
  28 #include <string.h>
  29 #include <arch/io.h>
  30 #include <arch/romcc_io.h>
  31 #include <device/pci_def.h>
  32 #include <device/pnp_def.h>
  33 #include <cpu/x86/lapic.h>
  34
  35 #include "superio/smsc/lpc47m15x/lpc47m15x.h"
  36
  37 #include "option_table.h"
  38 #include "pc80/mc146818rtc_early.c"
  39
  40 #include <console/console.h>
  41 #include "pc80/serial.c"
  42 #include "arch/i386/lib/console.c"
  43 #include <cpu/x86/bist.h>
  44
  45 #if CONFIG_USBDEBUG_DIRECT
  46 #define DBGP_DEFAULT 1
  47 #include "southbridge/intel/i82801gx/i82801gx_usb_debug.c"
  48 #include "pc80/usbdebug_direct_serial.c"
  49 #endif
  50
  51 #include "lib/ramtest.c"
  52 #include "southbridge/intel/i82801gx/i82801gx_early_smbus.c"
  53 #include "superio/smsc/lpc47m15x/lpc47m15x_early_serial.c"
  54
  55 #include "northbridge/intel/i945/udelay.c"
  56
  57 #define SERIAL_DEV PNP_DEV(0x2e, W83627THG_SP1)
  58
  59 #include "southbridge/intel/i82801gx/i82801gx.h"
  60 static void setup_ich7_gpios(void)
  61 {
  62         /* TODO: This is highly board specific and should be moved */
  63         printk_debug(" GPIOS...");
  64         /* General Registers */
  65         outl(0x3f3df7c1, DEFAULT_GPIOBASE + 0x00);      /* GPIO_USE_SEL */
  66         outl(0xc6fcbfc3, DEFAULT_GPIOBASE + 0x04);      /* GP_IO_SEL */
  67         outl(0xecfefdff, DEFAULT_GPIOBASE + 0x0c);      /* GP_LVL */
  68         /* Output Control Registers */
  69         outl(0x00040000, DEFAULT_GPIOBASE + 0x18);      /* GPO_BLINK */
  70         /* Input Control Registers */
  71         outl(0x0000a000, DEFAULT_GPIOBASE + 0x2c);      /* GPI_INV */
  72         outl(0x000000ff, DEFAULT_GPIOBASE + 0x30);      /* GPIO_USE_SEL2 */
  73         outl(0x000000bf, DEFAULT_GPIOBASE + 0x34);      /* GP_IO_SEL2 */
  74         outl(0x000300fd, DEFAULT_GPIOBASE + 0x38);      /* GP_LVL */
  75 }
  76
  77 #include "northbridge/intel/i945/early_init.c"
  78
  79 static inline int spd_read_byte(unsigned device, unsigned address)
  80 {
  81         return smbus_read_byte(device, address);
  82 }
  83
  84 #include "northbridge/intel/i945/raminit.h"
  85 #include "northbridge/intel/i945/raminit.c"
  86 #include "northbridge/intel/i945/reset_test.c"
  87 #include "northbridge/intel/i945/errata.c"
  88 #include "northbridge/intel/i945/debug.c"
  89
  90 static void ich7_enable_lpc(void)
  91 {
  92         // Enable Serial IRQ
  93         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0x64, 0xd0);
  94         // Set COM1/COM2 decode range
  95         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x80, 0x0010);
  96         // Enable COM1
  97         pci_write_config16(PCI_DEV(0, 0x1f, 0), 0x82, 0x140d);
  98         // Enable SuperIO Power Management Events
  99         pci_write_config32(PCI_DEV(0, 0x1f, 0), 0x84, 0x007c0681);
 100 }
 101
 102
 103 /* This box has two superios, so enabling serial becomes slightly excessive.
 104  * We disable a lot of stuff to make sure that there are no conflicts between
 105  * the two. Also set up the GPIOs from the beginning. This is the "no schematic
 106  * but safe anyways" method.
 107  */
 108 static void early_superio_config_lpc47m15x(void)
 109 {
 110         device_t dev;
 111
 112         dev=PNP_DEV(0x2e, LPC47M15X_SP1);
 113         pnp_enter_conf_state(dev);
 114
 115         pnp_set_logical_device(dev);
 116         pnp_set_enable(dev, 0);
 117         pnp_set_iobase(dev, PNP_IDX_IO0, 0x3f8);
 118         pnp_set_irq(dev, PNP_IDX_IRQ0, 4);
 119         pnp_set_enable(dev, 1);
 120
 121         /* Enable SuperIO PM */
 122         dev=PNP_DEV(0x2e, LPC47M15X_PME);
 123         pnp_set_logical_device(dev);
 124         pnp_set_enable(dev, 0);
 125         pnp_set_iobase(dev, PNP_IDX_IO0, 0x680);
 126         pnp_set_enable(dev, 1);
 127
 128         pnp_exit_conf_state(dev);
 129 }
 130
 131 static void rcba_config(void)
 132 {
 133         /* Set up virtual channel 0 */
 134         //RCBA32(0x0014) = 0x80000001;
 135         //RCBA32(0x001c) = 0x03128010;
 136
 137         /* Device 1f interrupt pin register */
 138         RCBA32(0x3100) = 0x00042210;
 139         /* Device 1d interrupt pin register */
 140         RCBA32(0x310c) = 0x00214321;
 141
 142         /* dev irq route register */
 143         RCBA16(0x3140) = 0x0132;
 144         RCBA16(0x3142) = 0x0146;
 145         RCBA16(0x3144) = 0x0237;
 146         RCBA16(0x3146) = 0x3201;
 147         RCBA16(0x3148) = 0x0146;
 148
 149         /* Enable IOAPIC */
 150         RCBA8(0x31ff) = 0x03;
 151
 152         /* Enable upper 128bytes of CMOS */
 153         RCBA32(0x3400) = (1 << 2);
 154
 155         /* Disable unused devices */
 156         //RCBA32(0x3418) = FD_PCIE6|FD_PCIE5|FD_PCIE4|FD_ACMOD|FD_ACAUD|FD_PATA;
 157         // RCBA32(0x3418) |= (1 << 0); // Required.
 158         // FIXME look me up!
 159         RCBA32(0x3418) = 0x003204e1;
 160
 161         /* Enable PCIe Root Port Clock Gate */
 162         // RCBA32(0x341c) = 0x00000001;
 163 }
 164
 165 static void early_ich7_init(void)
 166 {
 167         uint8_t reg8;
 168         uint32_t reg32;
 169
 170         // program secondary mlt XXX byte?
 171         pci_write_config8(PCI_DEV(0, 0x1e, 0), 0x1b, 0x20);
 172
 173         // reset rtc power status
 174         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xa4);
 175         reg8 &= ~(1 << 2);
 176         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xa4, reg8);
 177
 178         // usb transient disconnect
 179         reg8 = pci_read_config8(PCI_DEV(0, 0x1f, 0), 0xad);
 180         reg8 |= (3 << 0);
 181         pci_write_config8(PCI_DEV(0, 0x1f, 0), 0xad, reg8);
 182
 183         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xfc);
 184         reg32 |= (1 << 29) | (1 << 17);
 185         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xfc, reg32);
 186
 187         reg32 = pci_read_config32(PCI_DEV(0, 0x1d, 7), 0xdc);
 188         reg32 |= (1 << 31) | (1 << 27);
 189         pci_write_config32(PCI_DEV(0, 0x1d, 7), 0xdc, reg32);
 190
 191         RCBA32(0x0088) = 0x0011d000;
 192         RCBA16(0x01fc) = 0x060f;
 193         RCBA32(0x01f4) = 0x86000040;
 194         RCBA32(0x0214) = 0x10030549;
 195         RCBA32(0x0218) = 0x00020504;
 196         RCBA8(0x0220) = 0xc5;
 197         reg32 = RCBA32(0x3410);
 198         reg32 |= (1 << 6);
 199         RCBA32(0x3410) = reg32;
 200         reg32 = RCBA32(0x3430);
 201         reg32 &= ~(3 << 0);
 202         reg32 |= (1 << 0);
 203         RCBA32(0x3430) = reg32;
 204         RCBA32(0x3418) |= (1 << 0);
 205         RCBA16(0x0200) = 0x2008;
 206         RCBA8(0x2027) = 0x0d;
 207         RCBA16(0x3e08) |= (1 << 7);
 208         RCBA16(0x3e48) |= (1 << 7);
 209         RCBA32(0x3e0e) |= (1 << 7);
 210         RCBA32(0x3e4e) |= (1 << 7);
 211
 212         // next step only on ich7m b0 and later:
 213         reg32 = RCBA32(0x2034);
 214         reg32 &= ~(0x0f << 16);
 215         reg32 |= (5 << 16);
 216         RCBA32(0x2034) = reg32;
 217 }
 218
 219 #include "southbridge/intel/i82801gx/cmos_failover.c"
 220
 221 #include <cbmem.h>
 222
 223 // Now, this needs to be included because it relies on the symbol
 224 // __PRE_RAM__ being set during CAR stage (in order to compile the
 225 // BSS free versions of the functions). Either rewrite the code
 226 // to be always BSS free, or invent a flag that's better suited than
 227 // __PRE_RAM__ to determine whether we're in ram init stage (stage 1)
 228 //
 229 #include "lib/cbmem.c"
 230
 231 void real_main(unsigned long bist)
 232 {
 233         u32 reg32;
 234         int boot_mode = 0;
 235
 236         if (bist == 0) {
 237                 enable_lapic();
 238         }
 239
 240         ich7_enable_lpc();
 241         early_superio_config_lpc47m15x();
 242
 243         /* Set up the console */
 244         uart_init();
 245
 246 #if CONFIG_USBDEBUG_DIRECT
 247         i82801gx_enable_usbdebug_direct(DBGP_DEFAULT);
 248         early_usbdebug_direct_init();
 249 #endif
 250
 251         console_init();
 252
 253         /* Halt if there was a built in self test failure */
 254         report_bist_failure(bist);
 255
 256         if (MCHBAR16(SSKPD) == 0xCAFE) {
 257                 printk_debug("soft reset detected.\n");
 258                 boot_mode = 1;
 259         }
 260
 261         /* Perform some early chipset initialization required
 262          * before RAM initialization can work
 263          */
 264         i945_early_initialization();
 265
 266         /* Read PM1_CNT */
 267         reg32 = inl(DEFAULT_PMBASE + 0x04);
 268         printk_debug("PM1_CNT: %08x\n", reg32);
 269         if (((reg32 >> 10) & 7) == 5) {
 270 #if CONFIG_HAVE_ACPI_RESUME
 271                 printk_debug("Resume from S3 detected.\n");
 272                 boot_mode = 2;
 273                 /* Clear SLP_TYPE. This will break stage2 but
 274                  * we care for that when we get there.
 275                  */
 276                 outl(reg32 & ~(7 << 10), DEFAULT_PMBASE + 0x04);
 277 #else
 278                 printk_debug("Resume from S3 detected, but disabled.\n");
 279 #endif
 280         }
 281
 282         /* Enable SPD ROMs and DDR-II DRAM */
 283         enable_smbus();
 284
 285 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 286         dump_spd_registers();
 287 #endif
 288
 289         sdram_initialize(boot_mode);
 290
 291         /* Perform some initialization that must run before stage2 */
 292         early_ich7_init();
 293
 294         /* This should probably go away. Until now it is required
 295          * and mainboard specific
 296          */
 297         rcba_config();
 298
 299         /* Chipset Errata! */
 300         fixup_i945_errata();
 301
 302         /* Initialize the internal PCIe links before we go into stage2 */
 303         i945_late_initialization();
 304
 305 #if !CONFIG_HAVE_ACPI_RESUME
 306 #if CONFIG_DEFAULT_CONSOLE_LOGLEVEL > 8
 307 #if defined(DEBUG_RAM_SETUP)
 308         sdram_dump_mchbar_registers();
 309 #endif
 310
 311         {
 312                 /* This will not work if TSEG is in place! */
 313                 u32 tom = pci_read_config32(PCI_DEV(0,2,0), 0x5c);
 314
 315                 printk_debug("TOM: 0x%08x\n", tom);
 316                 ram_check(0x00000000, 0x000a0000);
 317                 //ram_check(0x00100000, tom);
 318         }
 319 #endif
 320 #endif
 321
 322         MCHBAR16(SSKPD) = 0xCAFE;
 323
 324 #if CONFIG_HAVE_ACPI_RESUME
 325         /* Start address of high memory tables */
 326         unsigned long high_ram_base = get_top_of_ram() - HIGH_MEMORY_SIZE;
 327
 328         /* If there is no high memory area, we didn't boot before, so
 329          * this is not a resume. In that case we just create the cbmem toc.
 330          */
 331         if ((boot_mode == 2) && cbmem_reinit((u64)high_ram_base)) {
 332                 void *resume_backup_memory = cbmem_find(CBMEM_ID_RESUME);
 333
 334                 /* copy 1MB - 64K to high tables ram_base to prevent memory corruption
 335                  * through stage 2. We could keep stuff like stack and heap in high tables
 336                  * memory completely, but that's a wonderful clean up task for another
 337                  * day.
 338                  */
 339                 if (resume_backup_memory)
 340                         memcpy(resume_backup_memory, CONFIG_RAMBASE, HIGH_MEMORY_SAVE);
 341
 342                 /* Magic for S3 resume */
 343                 pci_write_config32(PCI_DEV(0, 0x00, 0), SKPAD, 0xcafed00d);
 344         }
 345 #endif
 346 }
 347
 348 #include "cpu/intel/model_106cx/cache_as_ram_disable.c"