src/mainboard/intel/d945gclf/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007-2008 coresystems GmbH
   5 ##
   6 ## This program is free software; you can redistribute it and/or
   7 ## modify it under the terms of the GNU General Public License as
   8 ## published by the Free Software Foundation; version 2 of the License.
   9 ##
  10 ## This program is distributed in the hope that it will be useful,
  11 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13 ## GNU General Public License for more details.
  14 ##
  15 ## You should have received a copy of the GNU General Public License
  16 ## along with this program; if not, write to the Free Software
  17 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18 ##
  19
  20 # Tables
  21 uses CONFIG_GENERATE_MP_TABLE
  22 uses CONFIG_GENERATE_PIRQ_TABLE
  23 uses CONFIG_IRQ_SLOT_COUNT
  24 uses CONFIG_HAVE_OPTION_TABLE
  25 uses CONFIG_USE_OPTION_TABLE
  26 uses CONFIG_LB_CKS_RANGE_START
  27 uses CONFIG_LB_CKS_RANGE_END
  28 uses CONFIG_LB_CKS_LOC
  29 uses CONFIG_GENERATE_ACPI_TABLES
  30 uses CONFIG_HAVE_ACPI_RESUME
  31 uses CONFIG_HAVE_MAINBOARD_RESOURCES
  32 # SMP
  33 uses CONFIG_SMP
  34 uses CONFIG_LOGICAL_CPUS
  35 uses CONFIG_AP_IN_SIPI_WAIT
  36 uses CONFIG_MAX_CPUS
  37 uses CONFIG_MAX_PHYSICAL_CPUS
  38 uses CONFIG_IOAPIC
  39 # Image Size
  40 uses CONFIG_USE_FALLBACK_IMAGE
  41 uses CONFIG_HAVE_FALLBACK_BOOT
  42 uses CONFIG_FALLBACK_SIZE
  43 uses CONFIG_ROM_SIZE
  44 uses CONFIG_ROM_SECTION_SIZE
  45 uses CONFIG_ROM_IMAGE_SIZE
  46 uses CONFIG_ROM_SECTION_SIZE
  47 uses CONFIG_ROM_SECTION_OFFSET
  48 # Payload
  49 uses CONFIG_ROM_PAYLOAD
  50 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  51 uses CONFIG_PRECOMPRESSED_PAYLOAD
  52 # Build Internals
  53 uses CONFIG_RAMBASE
  54 uses CONFIG_ROMBASE
  55 uses CONFIG_STACK_SIZE
  56 uses CONFIG_HEAP_SIZE
  57 uses CONFIG_USE_DCACHE_RAM
  58 uses CONFIG_DCACHE_RAM_BASE
  59 uses CONFIG_DCACHE_RAM_SIZE
  60 uses CONFIG_USE_INIT
  61 uses CONFIG_USE_PRINTK_IN_CAR
  62 uses CONFIG_XIP_ROM_BASE
  63 uses CONFIG_XIP_ROM_SIZE
  64 uses CONFIG_HAVE_HARD_RESET
  65 uses CONFIG_HAVE_SMI_HANDLER
  66 uses CONFIG_PCIE_CONFIGSPACE_HOLE
  67 uses CONFIG_MMCONF_SUPPORT
  68 uses CONFIG_MMCONF_BASE_ADDRESS
  69 uses CONFIG_GFXUMA
  70
  71 #
  72 uses CONFIG_MAINBOARD
  73 uses CONFIG_MAINBOARD_PART_NUMBER
  74 uses CONFIG_MAINBOARD_VENDOR
  75 uses CONFIG_MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  76 uses CONFIG_MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  77 # Timers
  78 uses CONFIG_UDELAY_LAPIC
  79 # Console
  80 uses CONFIG_CONSOLE_SERIAL8250
  81 uses CONFIG_TTYS0_BAUD
  82 uses CONFIG_TTYS0_BASE
  83 uses CONFIG_TTYS0_LCS
  84 uses CONFIG_DEFAULT_CONSOLE_LOGLEVEL
  85 uses CONFIG_MAXIMUM_CONSOLE_LOGLEVEL
  86 uses CONFIG_CONSOLE_VGA
  87 uses CONFIG_VGA_ROM_RUN
  88 uses CONFIG_PCI_ROM_RUN
  89 uses CONFIG_DEBUG
  90 # Toolchain
  91 uses CC
  92 uses HOSTCC
  93 uses CONFIG_CROSS_COMPILE
  94 uses CONFIG_OBJCOPY
  95 # Tweaks
  96 uses CONFIG_GDB_STUB
  97 uses CONFIG_MAX_REBOOT_CNT
  98 uses CONFIG_USE_WATCHDOG_ON_BOOT
  99 uses COREBOOT_EXTRA_VERSION
 100 uses CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL
 101
 102 ###
 103 ### Build options
 104 ###
 105
 106 ##
 107 ##
 108 default CONFIG_MAX_REBOOT_CNT=3
 109
 110 ##
 111 ## Use the watchdog to break out of a lockup condition
 112 ##
 113 default CONFIG_USE_WATCHDOG_ON_BOOT=0
 114
 115 ##
 116 ## ROM_SIZE is the size of boot ROM that this board will use.
 117 ##
 118 default CONFIG_ROM_SIZE=CONFIG_FALLBACK_SIZE*2
 119
 120
 121 ##
 122 ## Build code for the fallback boot
 123 ##
 124 default CONFIG_HAVE_FALLBACK_BOOT=1
 125
 126 ##
 127 ## Delay timer options
 128 ##
 129 default CONFIG_UDELAY_LAPIC=1
 130
 131 ##
 132 ## Build code to reset the motherboard from coreboot
 133 ##
 134 default CONFIG_HAVE_HARD_RESET=1
 135
 136 ##
 137 ## Build SMI handler
 138 ##
 139 default CONFIG_HAVE_SMI_HANDLER=1
 140
 141 ##
 142 ## Leave a hole for mmapped PCIe config space
 143 ##
 144
 145 default CONFIG_PCIE_CONFIGSPACE_HOLE=1
 146 default CONFIG_MMCONF_SUPPORT=1
 147 default CONFIG_MMCONF_BASE_ADDRESS=0xf0000000
 148
 149 ##
 150 ## UMA
 151 ##
 152 default CONFIG_GFXUMA=1
 153
 154 ##
 155 ## Build code to export a programmable irq routing table
 156 ##
 157 default CONFIG_GENERATE_PIRQ_TABLE=1
 158 default CONFIG_IRQ_SLOT_COUNT=18
 159
 160 ##
 161 ## Build code to export an x86 MP table
 162 ## Useful for specifying IRQ routing values
 163 ##
 164 default CONFIG_GENERATE_MP_TABLE=1
 165
 166 ##
 167 ## Build code to provide ACPI support
 168 ##
 169 default CONFIG_GENERATE_ACPI_TABLES=1
 170 default CONFIG_HAVE_MAINBOARD_RESOURCES=1
 171 default CONFIG_HAVE_ACPI_RESUME=1
 172
 173 ##
 174 ## Build code to export a CMOS option table
 175 ##
 176 default CONFIG_HAVE_OPTION_TABLE=1
 177
 178 ##
 179 ## Move the default CONFIG_coreboot cmos range off of AMD RTC registers
 180 ##
 181 default CONFIG_LB_CKS_RANGE_START=49
 182 default CONFIG_LB_CKS_RANGE_END=122
 183 default CONFIG_LB_CKS_LOC=123
 184
 185 #VGA Console
 186 default CONFIG_CONSOLE_VGA=1
 187 # There are some network option roms that don't work with
 188 # coreboot's x86emu. Thus, we only execute the VGA option rom
 189 # for now:
 190 default CONFIG_VGA_ROM_RUN=1
 191 default CONFIG_PCI_ROM_RUN=0
 192 default CONFIG_DEBUG=0
 193
 194 ##
 195 ## Build code for SMP support
 196 ## Only worry about 2 micro processors
 197 ##
 198 default CONFIG_SMP=1
 199 default CONFIG_MAX_CPUS=4
 200 default CONFIG_MAX_PHYSICAL_CPUS=2
 201 default CONFIG_LOGICAL_CPUS=1
 202 default CONFIG_AP_IN_SIPI_WAIT=1
 203
 204 ##
 205 ## enable CACHE_AS_RAM specifics
 206 ##
 207 default CONFIG_USE_DCACHE_RAM=1
 208 default CONFIG_DCACHE_RAM_SIZE=0x8000
 209 default CONFIG_DCACHE_RAM_BASE=0xffed8000
 210 default CONFIG_USE_PRINTK_IN_CAR=1
 211
 212 ##
 213 ## Execute In Place settings
 214 ##
 215
 216 default CONFIG_XIP_ROM_SIZE = 128 * 1024
 217 default CONFIG_XIP_ROM_BASE = ( CONFIG_ROMBASE - CONFIG_XIP_ROM_SIZE + CONFIG_ROM_IMAGE_SIZE )
 218
 219 ##
 220 ## Build code to setup a generic IOAPIC
 221 ##
 222 default CONFIG_IOAPIC=1
 223
 224 ##
 225 ## Clean up the motherboard id strings
 226 ##
 227 default CONFIG_MAINBOARD_PART_NUMBER="D945GCLF"
 228 default CONFIG_MAINBOARD_VENDOR=     "INTEL"
 229
 230 default CONFIG_MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x8086
 231 default CONFIG_MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x464c
 232
 233 ###
 234 ### coreboot layout values
 235 ###
 236
 237 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 238 default CONFIG_ROM_IMAGE_SIZE = 0xb800
 239
 240 ##
 241 ## Use a small 8K stack
 242 ##
 243 default CONFIG_STACK_SIZE=0x2000
 244
 245 ##
 246 ## Use a small 32K heap
 247 ##
 248 default CONFIG_HEAP_SIZE=0x8000
 249
 250
 251 ###
 252 ### Compute the location and size of where this firmware image
 253 ### (coreboot plus bootloader) will live in the boot rom chip.
 254 ###
 255 default CONFIG_FALLBACK_SIZE=CONFIG_ROM_IMAGE_SIZE
 256
 257 ##
 258 ## coreboot C code runs at this location in RAM
 259 ##
 260 default CONFIG_RAMBASE=0x00100000
 261
 262 ##
 263 ## Load the payload from the ROM
 264 ##
 265 default CONFIG_ROM_PAYLOAD=1
 266
 267 ###
 268 ### Defaults of options that you may want to override in the target config file
 269 ###
 270
 271 ##
 272 ## The default compiler
 273 ##
 274 default CC="$(CONFIG_CROSS_COMPILE)gcc -m32"
 275 default HOSTCC="gcc"
 276
 277 ##
 278 ## Disable the gdb stub by default
 279 ##
 280 default CONFIG_GDB_STUB=0
 281
 282 ##
 283 ## The Serial Console
 284 ##
 285
 286 # To Enable the Serial Console
 287 default CONFIG_CONSOLE_SERIAL8250=1
 288
 289 ## Select the serial console baud rate
 290 default CONFIG_TTYS0_BAUD=115200
 291 #default CONFIG_TTYS0_BAUD=57600
 292 #default CONFIG_TTYS0_BAUD=38400
 293 #default CONFIG_TTYS0_BAUD=19200
 294 #default CONFIG_TTYS0_BAUD=9600
 295 #default CONFIG_TTYS0_BAUD=4800
 296 #default CONFIG_TTYS0_BAUD=2400
 297 #default CONFIG_TTYS0_BAUD=1200
 298
 299 # Select the serial console base port
 300 default CONFIG_TTYS0_BASE=0x3f8
 301
 302 # Select the serial protocol
 303 # This defaults to 8 data bits, 1 stop bit, and no parity
 304 default CONFIG_TTYS0_LCS=0x3
 305
 306 ##
 307 ### Select the coreboot loglevel
 308 ##
 309 ## EMERG      1   system is unusable
 310 ## ALERT      2   action must be taken immediately
 311 ## CRIT       3   critical conditions
 312 ## ERR        4   error conditions
 313 ## WARNING    5   warning conditions
 314 ## NOTICE     6   normal but significant condition
 315 ## INFO       7   informational
 316 ## DEBUG      8   debug-level messages
 317 ## SPEW       9   Way too many details
 318
 319 ## Request this level of debugging output
 320 default CONFIG_DEFAULT_CONSOLE_LOGLEVEL=5
 321 ## At a maximum only compile in this level of debugging
 322 default CONFIG_MAXIMUM_CONSOLE_LOGLEVEL=9
 323
 324 ##
 325 ## Select power on after power fail setting
 326 default CONFIG_MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 327
 328 ### End Options.lb
 329 end