src/mainboard/iei/kino-780am2-fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 /* UART address and device number */
  29 #define SERIAL_DEV PNP_DEV(0x2e, F71859_SP1)
  30
  31 #include <stdint.h>
  32 #include <string.h>
  33 #include <device/pci_def.h>
  34 #include <device/pci_ids.h>
  35 #include <arch/io.h>
  36 #include <device/pnp_def.h>
  37 #include <arch/romcc_io.h>
  38 #include <cpu/x86/lapic.h>
  39 #include <console/console.h>
  40 #include <cpu/amd/model_10xxx_rev.h>
  41 #include "northbridge/amd/amdfam10/raminit.h"
  42 #include "northbridge/amd/amdfam10/amdfam10.h"
  43 #include <lib.h>
  44
  45 #include "cpu/x86/lapic/boot_cpu.c"
  46 #include "northbridge/amd/amdfam10/reset_test.c"
  47
  48 #include <console/loglevel.h>
  49 #include "cpu/x86/bist.h"
  50
  51 static int smbus_read_byte(u32 device, u32 address);
  52
  53 #include "superio/fintek/f71859/f71859_early_serial.c"
  54 #include <usbdebug.h>
  55
  56 #include "cpu/x86/mtrr/earlymtrr.c"
  57 #include <cpu/amd/mtrr.h>
  58 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  59
  60 #include "southbridge/amd/rs780/rs780_early_setup.c"
  61 #include "southbridge/amd/sb700/sb700_early_setup.c"
  62 #include "northbridge/amd/amdfam10/debug.c"
  63
  64 static void activate_spd_rom(const struct mem_controller *ctrl)
  65 {
  66 }
  67
  68 static int spd_read_byte(u32 device, u32 address)
  69 {
  70         int result;
  71         result = smbus_read_byte(device, address);
  72         return result;
  73 }
  74
  75 #include "northbridge/amd/amdfam10/amdfam10.h"
  76
  77 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  78 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  79
  80 #include "resourcemap.c"
  81 #include "cpu/amd/quadcore/quadcore.c"
  82
  83 #include "cpu/amd/car/post_cache_as_ram.c"
  84 #include "cpu/amd/microcode/microcode.c"
  85 #include "cpu/amd/model_10xxx/update_microcode.c"
  86 #include "cpu/amd/model_10xxx/init_cpus.c"
  87
  88 #include "northbridge/amd/amdfam10/early_ht.c"
  89 #include "southbridge/amd/sb700/sb700_early_setup.c"
  90 #include <spd.h>
  91
  92 //#include "spd_addr.h"
  93
  94 #define RC00  0
  95 #define RC01  1
  96
  97 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  98 {
  99
 100         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 101         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 102         u32 bsp_apicid = 0;
 103         u32 val;
 104         msr_t msr;
 105
 106         if (!cpu_init_detectedx && boot_cpu()) {
 107                 /* Nothing special needs to be done to find bus 0 */
 108                 /* Allow the HT devices to be found */
 109                 /* mov bsp to bus 0xff when > 8 nodes */
 110                 set_bsp_node_CHtExtNodeCfgEn();
 111                 enumerate_ht_chain();
 112
 113                 sb700_pci_port80();
 114         }
 115
 116         post_code(0x30);
 117
 118         if (bist == 0) {
 119                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 120                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 121         }
 122
 123         post_code(0x32);
 124
 125         enable_rs780_dev8();
 126         sb700_lpc_init();
 127
 128         f71859_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 129         uart_init();
 130
 131 #if CONFIG_USBDEBUG
 132         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 133         early_usbdebug_init();
 134 #endif
 135
 136         console_init();
 137         printk(BIOS_DEBUG, "\n");
 138
 139 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 140
 141         /* Halt if there was a built in self test failure */
 142         report_bist_failure(bist);
 143
 144         // Load MPB
 145         val = cpuid_eax(1);
 146         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 147         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 148         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 149         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 150
 151         /* Setup sysinfo defaults */
 152         set_sysinfo_in_ram(0);
 153
 154         update_microcode(val);
 155         post_code(0x33);
 156
 157         cpuSetAMDMSR();
 158         post_code(0x34);
 159
 160         amd_ht_init(sysinfo);
 161         post_code(0x35);
 162
 163         /* Setup nodes PCI space and start core 0 AP init. */
 164         finalize_node_setup(sysinfo);
 165
 166         /* Setup any mainboard PCI settings etc. */
 167         setup_mb_resource_map();
 168         post_code(0x36);
 169
 170         /* wait for all the APs core0 started by finalize_node_setup. */
 171         /* FIXME: A bunch of cores are going to start output to serial at once.
 172            It would be nice to fixup prink spinlocks for ROM XIP mode.
 173            I think it could be done by putting the spinlock flag in the cache
 174            of the BSP located right after sysinfo.
 175          */
 176         wait_all_core0_started();
 177
 178  #if CONFIG_LOGICAL_CPUS==1
 179         /* Core0 on each node is configured. Now setup any additional cores. */
 180         printk(BIOS_DEBUG, "start_other_cores()\n");
 181         start_other_cores();
 182         post_code(0x37);
 183         wait_all_other_cores_started(bsp_apicid);
 184  #endif
 185
 186         post_code(0x38);
 187
 188         /* run _early_setup before soft-reset. */
 189         rs780_early_setup();
 190         sb700_early_setup();
 191
 192  #if CONFIG_SET_FIDVID
 193         msr = rdmsr(0xc0010071);
 194         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 195
 196         /* FIXME: The sb fid change may survive the warm reset and only
 197            need to be done once.*/
 198         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 199
 200         post_code(0x39);
 201
 202         if (!warm_reset_detect(0)) {                    // BSP is node 0
 203                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 204         } else {
 205                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 206         }
 207
 208         post_code(0x3A);
 209
 210         /* show final fid and vid */
 211         msr=rdmsr(0xc0010071);
 212         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 213  #endif
 214
 215         rs780_htinit();
 216
 217         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 218         if (!warm_reset_detect(0)) {
 219                 print_info("...WARM RESET...\n\n\n");
 220                 soft_reset();
 221                 die("After soft_reset_x - shouldn't see this message!!!\n");
 222         }
 223
 224         post_code(0x3B);
 225
 226         /* It's the time to set ctrl in sysinfo now; */
 227         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 228         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 229
 230         post_code(0x40);
 231
 232 //      die("Die Before MCT init.");
 233
 234         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 235         raminit_amdmct(sysinfo);
 236         post_code(0x41);
 237
 238 /*
 239         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 240         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 241         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 242         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 243 */
 244
 245 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 246 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 247
 248 //      die("After MCT init before CAR disabled.");
 249
 250         rs780_before_pci_init();
 251         sb700_before_pci_init();
 252
 253         post_code(0x42);
 254         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 255         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 256         post_code(0x43);        // Should never see this post code.
 257 }
 258