src/mainboard/iei/kino-780am2-fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 /* UART address and device number */
  29 #define SERIAL_DEV PNP_DEV(0x2e, F71859_SP1)
  30
  31 #include <stdint.h>
  32 #include <string.h>
  33 #include <device/pci_def.h>
  34 #include <device/pci_ids.h>
  35 #include <arch/io.h>
  36 #include <device/pnp_def.h>
  37 #include <arch/romcc_io.h>
  38 #include <cpu/x86/lapic.h>
  39 #include <console/console.h>
  40 #include <cpu/amd/model_10xxx_rev.h>
  41 #include "northbridge/amd/amdfam10/raminit.h"
  42 #include "northbridge/amd/amdfam10/amdfam10.h"
  43 #include <lib.h>
  44
  45 #include "cpu/x86/lapic/boot_cpu.c"
  46 #include "northbridge/amd/amdfam10/reset_test.c"
  47
  48 #include <console/loglevel.h>
  49 #include "cpu/x86/bist.h"
  50
  51 static int smbus_read_byte(u32 device, u32 address);
  52
  53 #include "superio/fintek/f71859/f71859_early_serial.c"
  54 #include <usbdebug.h>
  55
  56 #include "cpu/x86/mtrr/earlymtrr.c"
  57 #include <cpu/amd/mtrr.h>
  58 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  59
  60 #include "southbridge/amd/rs780/rs780_early_setup.c"
  61 #include "southbridge/amd/sb700/sb700_early_setup.c"
  62 #include "northbridge/amd/amdfam10/debug.c"
  63
  64 static void activate_spd_rom(const struct mem_controller *ctrl)
  65 {
  66 }
  67
  68 static int spd_read_byte(u32 device, u32 address)
  69 {
  70         int result;
  71         result = smbus_read_byte(device, address);
  72         return result;
  73 }
  74
  75 #include "northbridge/amd/amdfam10/amdfam10.h"
  76
  77 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  78 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  79
  80 #include "resourcemap.c"
  81 #include "cpu/amd/quadcore/quadcore.c"
  82
  83 #include "cpu/amd/car/post_cache_as_ram.c"
  84 #include "cpu/amd/microcode/microcode.c"
  85 #include "cpu/amd/model_10xxx/update_microcode.c"
  86 #include "cpu/amd/model_10xxx/init_cpus.c"
  87
  88 #include "northbridge/amd/amdfam10/early_ht.c"
  89 #include "southbridge/amd/sb700/sb700_early_setup.c"
  90 #include <spd.h>
  91
  92 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  93 {
  94
  95         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  96         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  97         u32 bsp_apicid = 0;
  98         u32 val;
  99         msr_t msr;
 100
 101         if (!cpu_init_detectedx && boot_cpu()) {
 102                 /* Nothing special needs to be done to find bus 0 */
 103                 /* Allow the HT devices to be found */
 104                 /* mov bsp to bus 0xff when > 8 nodes */
 105                 set_bsp_node_CHtExtNodeCfgEn();
 106                 enumerate_ht_chain();
 107
 108                 sb700_pci_port80();
 109         }
 110
 111         post_code(0x30);
 112
 113         if (bist == 0) {
 114                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 115                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 116         }
 117
 118         post_code(0x32);
 119
 120         enable_rs780_dev8();
 121         sb700_lpc_init();
 122
 123         f71859_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 124         uart_init();
 125
 126 #if CONFIG_USBDEBUG
 127         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 128         early_usbdebug_init();
 129 #endif
 130
 131         console_init();
 132         printk(BIOS_DEBUG, "\n");
 133
 134 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 135
 136         /* Halt if there was a built in self test failure */
 137         report_bist_failure(bist);
 138
 139         // Load MPB
 140         val = cpuid_eax(1);
 141         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 142         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 143         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 144         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 145
 146         /* Setup sysinfo defaults */
 147         set_sysinfo_in_ram(0);
 148
 149         update_microcode(val);
 150         post_code(0x33);
 151
 152         cpuSetAMDMSR();
 153         post_code(0x34);
 154
 155         amd_ht_init(sysinfo);
 156         post_code(0x35);
 157
 158         /* Setup nodes PCI space and start core 0 AP init. */
 159         finalize_node_setup(sysinfo);
 160
 161         /* Setup any mainboard PCI settings etc. */
 162         setup_mb_resource_map();
 163         post_code(0x36);
 164
 165         /* wait for all the APs core0 started by finalize_node_setup. */
 166         /* FIXME: A bunch of cores are going to start output to serial at once.
 167            It would be nice to fixup prink spinlocks for ROM XIP mode.
 168            I think it could be done by putting the spinlock flag in the cache
 169            of the BSP located right after sysinfo.
 170          */
 171         wait_all_core0_started();
 172
 173  #if CONFIG_LOGICAL_CPUS==1
 174         /* Core0 on each node is configured. Now setup any additional cores. */
 175         printk(BIOS_DEBUG, "start_other_cores()\n");
 176         start_other_cores();
 177         post_code(0x37);
 178         wait_all_other_cores_started(bsp_apicid);
 179  #endif
 180
 181         post_code(0x38);
 182
 183         /* run _early_setup before soft-reset. */
 184         rs780_early_setup();
 185         sb700_early_setup();
 186
 187  #if CONFIG_SET_FIDVID
 188         msr = rdmsr(0xc0010071);
 189         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 190
 191         /* FIXME: The sb fid change may survive the warm reset and only
 192            need to be done once.*/
 193         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 194
 195         post_code(0x39);
 196
 197         if (!warm_reset_detect(0)) {                    // BSP is node 0
 198                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 199         } else {
 200                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 201         }
 202
 203         post_code(0x3A);
 204
 205         /* show final fid and vid */
 206         msr=rdmsr(0xc0010071);
 207         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 208  #endif
 209
 210         rs780_htinit();
 211
 212         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 213         if (!warm_reset_detect(0)) {
 214                 print_info("...WARM RESET...\n\n\n");
 215                 soft_reset();
 216                 die("After soft_reset_x - shouldn't see this message!!!\n");
 217         }
 218
 219         post_code(0x3B);
 220
 221         /* It's the time to set ctrl in sysinfo now; */
 222         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 223         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 224
 225         post_code(0x40);
 226
 227 //      die("Die Before MCT init.");
 228
 229         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 230         raminit_amdmct(sysinfo);
 231         post_code(0x41);
 232
 233 /*
 234         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 235         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 236         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 237         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 238 */
 239
 240 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 241 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 242
 243 //      die("After MCT init before CAR disabled.");
 244
 245         rs780_before_pci_init();
 246         sb700_before_pci_init();
 247
 248         post_code(0x42);
 249         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 250         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 251         post_code(0x43);        // Should never see this post code.
 252 }
 253