src/mainboard/iei/kino-780am2-fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define RAMINIT_SYSINFO 1
  25 #define CACHE_AS_RAM_ADDRESS_DEBUG 1
  26
  27 #define SET_NB_CFG_54 1
  28
  29 //used by raminit
  30 #define QRANK_DIMM_SUPPORT 1
  31
  32 //used by incoherent_ht
  33 #define FAM10_SCAN_PCI_BUS 0
  34 #define FAM10_ALLOCATE_IO_RANGE 0
  35
  36 //used by init_cpus and fidvid
  37 #define SET_FIDVID 1
  38 #define SET_FIDVID_CORE_RANGE 0
  39
  40 /* UART address and device number */
  41 #define SERIAL_DEV PNP_DEV(0x2e, F71859_SP1)
  42
  43 #include <stdint.h>
  44 #include <string.h>
  45 #include <device/pci_def.h>
  46 #include <device/pci_ids.h>
  47 #include <arch/io.h>
  48 #include <device/pnp_def.h>
  49 #include <arch/romcc_io.h>
  50 #include <cpu/x86/lapic.h>
  51 #include <console/console.h>
  52 #include "lib/ramtest.c"
  53 #include <cpu/amd/model_10xxx_rev.h>
  54 #include "northbridge/amd/amdfam10/raminit.h"
  55 #include "northbridge/amd/amdfam10/amdfam10.h"
  56
  57 #include "cpu/x86/lapic/boot_cpu.c"
  58 #include "northbridge/amd/amdfam10/reset_test.c"
  59
  60 #include <console/loglevel.h>
  61 #include "cpu/x86/bist.h"
  62
  63 static int smbus_read_byte(u32 device, u32 address);
  64
  65 #include "superio/fintek/f71859/f71859_early_serial.c"
  66 #include "cpu/x86/mtrr/earlymtrr.c"
  67 #include <cpu/amd/mtrr.h>
  68 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  69
  70 #include "southbridge/amd/rs780/rs780_early_setup.c"
  71 #include "southbridge/amd/sb700/sb700_early_setup.c"
  72 #include "northbridge/amd/amdfam10/debug.c"
  73
  74 static void activate_spd_rom(const struct mem_controller *ctrl)
  75 {
  76 }
  77
  78 static int spd_read_byte(u32 device, u32 address)
  79 {
  80         int result;
  81         result = smbus_read_byte(device, address);
  82         return result;
  83 }
  84
  85 #include "northbridge/amd/amdfam10/amdfam10.h"
  86
  87 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  88 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  89
  90 #include "resourcemap.c"
  91 #include "cpu/amd/quadcore/quadcore.c"
  92
  93 #include "cpu/amd/car/post_cache_as_ram.c"
  94 #include "cpu/amd/microcode/microcode.c"
  95 #include "cpu/amd/model_10xxx/update_microcode.c"
  96 #include "cpu/amd/model_10xxx/init_cpus.c"
  97
  98 #include "northbridge/amd/amdfam10/early_ht.c"
  99 #include "southbridge/amd/sb700/sb700_early_setup.c"
 100
 101 //#include "spd_addr.h"
 102
 103 #define RC00  0
 104 #define RC01  1
 105
 106 #define DIMM0 0x50
 107 #define DIMM1 0x51
 108 #define DIMM2 0x52
 109 #define DIMM3 0x53
 110
 111 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 112 {
 113
 114         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 115         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 116         u32 bsp_apicid = 0;
 117         u32 val;
 118         msr_t msr;
 119
 120         if (!cpu_init_detectedx && boot_cpu()) {
 121                 /* Nothing special needs to be done to find bus 0 */
 122                 /* Allow the HT devices to be found */
 123                 /* mov bsp to bus 0xff when > 8 nodes */
 124                 set_bsp_node_CHtExtNodeCfgEn();
 125                 enumerate_ht_chain();
 126
 127                 sb700_pci_port80();
 128         }
 129
 130         post_code(0x30);
 131
 132         if (bist == 0) {
 133                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 134                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 135         }
 136
 137         post_code(0x32);
 138
 139         enable_rs780_dev8();
 140         sb700_lpc_init();
 141
 142         f71859_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 143         uart_init();
 144         console_init();
 145         printk(BIOS_DEBUG, "\n");
 146
 147 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 148
 149         /* Halt if there was a built in self test failure */
 150         report_bist_failure(bist);
 151
 152         // Load MPB
 153         val = cpuid_eax(1);
 154         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 155         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 156         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 157         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 158
 159         /* Setup sysinfo defaults */
 160         set_sysinfo_in_ram(0);
 161
 162         update_microcode(val);
 163         post_code(0x33);
 164
 165         cpuSetAMDMSR();
 166         post_code(0x34);
 167
 168         amd_ht_init(sysinfo);
 169         post_code(0x35);
 170
 171         /* Setup nodes PCI space and start core 0 AP init. */
 172         finalize_node_setup(sysinfo);
 173
 174         /* Setup any mainboard PCI settings etc. */
 175         setup_mb_resource_map();
 176         post_code(0x36);
 177
 178         /* wait for all the APs core0 started by finalize_node_setup. */
 179         /* FIXME: A bunch of cores are going to start output to serial at once.
 180            It would be nice to fixup prink spinlocks for ROM XIP mode.
 181            I think it could be done by putting the spinlock flag in the cache
 182            of the BSP located right after sysinfo.
 183          */
 184         wait_all_core0_started();
 185
 186  #if CONFIG_LOGICAL_CPUS==1
 187         /* Core0 on each node is configured. Now setup any additional cores. */
 188         printk(BIOS_DEBUG, "start_other_cores()\n");
 189         start_other_cores();
 190         post_code(0x37);
 191         wait_all_other_cores_started(bsp_apicid);
 192  #endif
 193
 194         post_code(0x38);
 195
 196         /* run _early_setup before soft-reset. */
 197         rs780_early_setup();
 198         sb700_early_setup();
 199
 200  #if SET_FIDVID == 1
 201         msr = rdmsr(0xc0010071);
 202         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 203
 204         /* FIXME: The sb fid change may survive the warm reset and only
 205            need to be done once.*/
 206         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 207
 208         post_code(0x39);
 209
 210         if (!warm_reset_detect(0)) {                    // BSP is node 0
 211                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 212         } else {
 213                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 214         }
 215
 216         post_code(0x3A);
 217
 218         /* show final fid and vid */
 219         msr=rdmsr(0xc0010071);
 220         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 221  #endif
 222
 223         rs780_htinit();
 224
 225         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 226         if (!warm_reset_detect(0)) {
 227                 print_info("...WARM RESET...\n\n\n");
 228                 soft_reset();
 229                 die("After soft_reset_x - shouldn't see this message!!!\n");
 230         }
 231
 232         post_code(0x3B);
 233
 234         /* It's the time to set ctrl in sysinfo now; */
 235         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 236         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 237
 238         post_code(0x40);
 239
 240 //      die("Die Before MCT init.");
 241
 242         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 243         raminit_amdmct(sysinfo);
 244         post_code(0x41);
 245
 246 /*
 247         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 248         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 249         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 250         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 251 */
 252
 253 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 254 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 255
 256 //      die("After MCT init before CAR disabled.");
 257
 258         rs780_before_pci_init();
 259         sb700_before_pci_init();
 260
 261         post_code(0x42);
 262         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 263         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 264         post_code(0x43);        // Should never see this post code.
 265 }
 266