src/mainboard/iei/kino-780am2-fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 //used by incoherent_ht
  25 #define FAM10_SCAN_PCI_BUS 0
  26 #define FAM10_ALLOCATE_IO_RANGE 0
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <console/console.h>
  37 #include <cpu/amd/model_10xxx_rev.h>
  38 #include "northbridge/amd/amdfam10/raminit.h"
  39 #include "northbridge/amd/amdfam10/amdfam10.h"
  40 #include <lib.h>
  41 #include "cpu/x86/lapic/boot_cpu.c"
  42 #include "northbridge/amd/amdfam10/reset_test.c"
  43 #include <console/loglevel.h>
  44 #include "cpu/x86/bist.h"
  45 static int smbus_read_byte(u32 device, u32 address);
  46 #include "superio/fintek/f71859/f71859_early_serial.c"
  47 #include <usbdebug.h>
  48 #include "cpu/x86/mtrr/earlymtrr.c"
  49 #include <cpu/amd/mtrr.h>
  50 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  51 #include "southbridge/amd/rs780/rs780_early_setup.c"
  52 #include "southbridge/amd/sb700/sb700_early_setup.c"
  53 #include "northbridge/amd/amdfam10/debug.c"
  54
  55 #define SERIAL_DEV PNP_DEV(0x2e, F71859_SP1)
  56
  57 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  58
  59 static int spd_read_byte(u32 device, u32 address)
  60 {
  61         return smbus_read_byte(device, address);
  62 }
  63
  64 #include "northbridge/amd/amdfam10/amdfam10.h"
  65 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  66 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  67 #include "resourcemap.c"
  68 #include "cpu/amd/quadcore/quadcore.c"
  69 #include "cpu/amd/car/post_cache_as_ram.c"
  70 #include "cpu/amd/microcode/microcode.c"
  71 #include "cpu/amd/model_10xxx/update_microcode.c"
  72 #include "cpu/amd/model_10xxx/init_cpus.c"
  73 #include "northbridge/amd/amdfam10/early_ht.c"
  74 #include "southbridge/amd/sb700/sb700_early_setup.c"
  75 #include <spd.h>
  76
  77 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  78 {
  79         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  80         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  81         u32 bsp_apicid = 0, val;
  82         msr_t msr;
  83
  84         if (!cpu_init_detectedx && boot_cpu()) {
  85                 /* Nothing special needs to be done to find bus 0 */
  86                 /* Allow the HT devices to be found */
  87                 /* mov bsp to bus 0xff when > 8 nodes */
  88                 set_bsp_node_CHtExtNodeCfgEn();
  89                 enumerate_ht_chain();
  90                 sb700_pci_port80();
  91         }
  92
  93         post_code(0x30);
  94
  95         if (bist == 0) {
  96                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
  97                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
  98         }
  99
 100         post_code(0x32);
 101
 102         enable_rs780_dev8();
 103         sb700_lpc_init();
 104
 105         f71859_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 106         uart_init();
 107
 108 #if CONFIG_USBDEBUG
 109         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 110         early_usbdebug_init();
 111 #endif
 112
 113         console_init();
 114         printk(BIOS_DEBUG, "\n");
 115
 116 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 117
 118         /* Halt if there was a built in self test failure */
 119         report_bist_failure(bist);
 120
 121         // Load MPB
 122         val = cpuid_eax(1);
 123         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 124         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 125         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 126         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 127
 128         /* Setup sysinfo defaults */
 129         set_sysinfo_in_ram(0);
 130
 131         update_microcode(val);
 132         post_code(0x33);
 133
 134         cpuSetAMDMSR();
 135         post_code(0x34);
 136
 137         amd_ht_init(sysinfo);
 138         post_code(0x35);
 139
 140         /* Setup nodes PCI space and start core 0 AP init. */
 141         finalize_node_setup(sysinfo);
 142
 143         /* Setup any mainboard PCI settings etc. */
 144         setup_mb_resource_map();
 145         post_code(0x36);
 146
 147         /* wait for all the APs core0 started by finalize_node_setup. */
 148         /* FIXME: A bunch of cores are going to start output to serial at once.
 149            It would be nice to fixup prink spinlocks for ROM XIP mode.
 150            I think it could be done by putting the spinlock flag in the cache
 151            of the BSP located right after sysinfo.
 152          */
 153         wait_all_core0_started();
 154
 155  #if CONFIG_LOGICAL_CPUS==1
 156         /* Core0 on each node is configured. Now setup any additional cores. */
 157         printk(BIOS_DEBUG, "start_other_cores()\n");
 158         start_other_cores();
 159         post_code(0x37);
 160         wait_all_other_cores_started(bsp_apicid);
 161  #endif
 162
 163         post_code(0x38);
 164
 165         /* run _early_setup before soft-reset. */
 166         rs780_early_setup();
 167         sb700_early_setup();
 168
 169  #if CONFIG_SET_FIDVID
 170         msr = rdmsr(0xc0010071);
 171         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 172
 173         /* FIXME: The sb fid change may survive the warm reset and only
 174            need to be done once.*/
 175         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 176
 177         post_code(0x39);
 178
 179         if (!warm_reset_detect(0)) {                    // BSP is node 0
 180                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 181         } else {
 182                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 183         }
 184
 185         post_code(0x3A);
 186
 187         /* show final fid and vid */
 188         msr=rdmsr(0xc0010071);
 189         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 190  #endif
 191
 192         rs780_htinit();
 193
 194         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 195         if (!warm_reset_detect(0)) {
 196                 print_info("...WARM RESET...\n\n\n");
 197                 soft_reset();
 198                 die("After soft_reset_x - shouldn't see this message!!!\n");
 199         }
 200
 201         post_code(0x3B);
 202
 203         /* It's the time to set ctrl in sysinfo now; */
 204         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 205         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 206
 207         post_code(0x40);
 208
 209 //      die("Die Before MCT init.");
 210
 211         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 212         raminit_amdmct(sysinfo);
 213         post_code(0x41);
 214
 215 /*
 216         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 217         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 218         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 219         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 220 */
 221
 222 //      die("After MCT init before CAR disabled.");
 223
 224         rs780_before_pci_init();
 225         sb700_before_pci_init();
 226
 227         post_code(0x42);
 228         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 229         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 230         post_code(0x43);        // Should never see this post code.
 231 }