src/mainboard/ibm/e326/resourcemap.c

   1 /*
   2  * IBM E325 needs a different resource map
   3  *
   4  */
   5
   6 static void setup_ibm_e326_resource_map(void)
   7 {
   8         static const unsigned int register_values[] = {
   9         /* Careful set limit registers before base registers which contain the enables */
  10         /* DRAM Limit i Registers
  11          * F1:0x44 i = 0
  12          * F1:0x4C i = 1
  13          * F1:0x54 i = 2
  14          * F1:0x5C i = 3
  15          * F1:0x64 i = 4
  16          * F1:0x6C i = 5
  17          * F1:0x74 i = 6
  18          * F1:0x7C i = 7
  19          * [ 2: 0] Destination Node ID
  20          *         000 = Node 0
  21          *         001 = Node 1
  22          *         010 = Node 2
  23          *         011 = Node 3
  24          *         100 = Node 4
  25          *         101 = Node 5
  26          *         110 = Node 6
  27          *         111 = Node 7
  28          * [ 7: 3] Reserved
  29          * [10: 8] Interleave select
  30          *         specifies the values of A[14:12] to use with interleave enable.
  31          * [15:11] Reserved
  32          * [31:16] DRAM Limit Address i Bits 39-24
  33          *         This field defines the upper address bits of a 40 bit  address
  34          *         that define the end of the DRAM region.
  35          */
  36         PCI_ADDR(0, 0x18, 1, 0x44), 0x0000f8f8, 0x00000000,
  37         PCI_ADDR(0, 0x18, 1, 0x4C), 0x0000f8f8, 0x00000001,
  38         PCI_ADDR(0, 0x18, 1, 0x54), 0x0000f8f8, 0x00000002,
  39         PCI_ADDR(0, 0x18, 1, 0x5C), 0x0000f8f8, 0x00000003,
  40         PCI_ADDR(0, 0x18, 1, 0x64), 0x0000f8f8, 0x00000004,
  41         PCI_ADDR(0, 0x18, 1, 0x6C), 0x0000f8f8, 0x00000005,
  42         PCI_ADDR(0, 0x18, 1, 0x74), 0x0000f8f8, 0x00000006,
  43         PCI_ADDR(0, 0x18, 1, 0x7C), 0x0000f8f8, 0x00000007,
  44         /* DRAM Base i Registers
  45          * F1:0x40 i = 0
  46          * F1:0x48 i = 1
  47          * F1:0x50 i = 2
  48          * F1:0x58 i = 3
  49          * F1:0x60 i = 4
  50          * F1:0x68 i = 5
  51          * F1:0x70 i = 6
  52          * F1:0x78 i = 7
  53          * [ 0: 0] Read Enable
  54          *         0 = Reads Disabled
  55          *         1 = Reads Enabled
  56          * [ 1: 1] Write Enable
  57          *         0 = Writes Disabled
  58          *         1 = Writes Enabled
  59          * [ 7: 2] Reserved
  60          * [10: 8] Interleave Enable
  61          *         000 = No interleave
  62          *         001 = Interleave on A[12] (2 nodes)
  63          *         010 = reserved
  64          *         011 = Interleave on A[12] and A[14] (4 nodes)
  65          *         100 = reserved
  66          *         101 = reserved
  67          *         110 = reserved
  68          *         111 = Interleve on A[12] and A[13] and A[14] (8 nodes)
  69          * [15:11] Reserved
  70          * [13:16] DRAM Base Address i Bits 39-24
  71          *         This field defines the upper address bits of a 40-bit address
  72          *         that define the start of the DRAM region.
  73          */
  74         PCI_ADDR(0, 0x18, 1, 0x40), 0x0000f8fc, 0x00000000,
  75         PCI_ADDR(0, 0x18, 1, 0x48), 0x0000f8fc, 0x00000000,
  76         PCI_ADDR(0, 0x18, 1, 0x50), 0x0000f8fc, 0x00000000,
  77         PCI_ADDR(0, 0x18, 1, 0x58), 0x0000f8fc, 0x00000000,
  78         PCI_ADDR(0, 0x18, 1, 0x60), 0x0000f8fc, 0x00000000,
  79         PCI_ADDR(0, 0x18, 1, 0x68), 0x0000f8fc, 0x00000000,
  80         PCI_ADDR(0, 0x18, 1, 0x70), 0x0000f8fc, 0x00000000,
  81         PCI_ADDR(0, 0x18, 1, 0x78), 0x0000f8fc, 0x00000000,
  82         /* Memory-Mapped I/O Limit i Registers
  83          * F1:0x84 i = 0
  84          * F1:0x8C i = 1
  85          * F1:0x94 i = 2
  86          * F1:0x9C i = 3
  87          * F1:0xA4 i = 4
  88          * F1:0xAC i = 5
  89          * F1:0xB4 i = 6
  90          * F1:0xBC i = 7
  91          * [ 2: 0] Destination Node ID
  92          *         000 = Node 0
  93          *         001 = Node 1
  94          *         010 = Node 2
  95          *         011 = Node 3
  96          *         100 = Node 4
  97          *         101 = Node 5
  98          *         110 = Node 6
  99          *         111 = Node 7
 100          * [ 3: 3] Reserved
 101          * [ 5: 4] Destination Link ID
 102          *         00 = Link 0
 103          *         01 = Link 1
 104          *         10 = Link 2
 105          *         11 = Reserved
 106          * [ 6: 6] Reserved
 107          * [ 7: 7] Non-Posted
 108          *         0 = CPU writes may be posted
 109          *         1 = CPU writes must be non-posted
 110          * [31: 8] Memory-Mapped I/O Limit Address i (39-16)
 111          *         This field defines the upp adddress bits of a 40-bit address that
 112          *         defines the end of a memory-mapped I/O region n
 113          */
 114         /* Memory-Mapped I/O Base i Registers
 115          * F1:0x80 i = 0
 116          * F1:0x88 i = 1
 117          * F1:0x90 i = 2
 118          * F1:0x98 i = 3
 119          * F1:0xA0 i = 4
 120          * F1:0xA8 i = 5
 121          * F1:0xB0 i = 6
 122          * F1:0xB8 i = 7
 123          * [ 0: 0] Read Enable
 124          *         0 = Reads disabled
 125          *         1 = Reads Enabled
 126          * [ 1: 1] Write Enable
 127          *         0 = Writes disabled
 128          *         1 = Writes Enabled
 129          * [ 2: 2] Cpu Disable
 130          *         0 = Cpu can use this I/O range
 131          *         1 = Cpu requests do not use this I/O range
 132          * [ 3: 3] Lock
 133          *         0 = base/limit registers i are read/write
 134          *         1 = base/limit registers i are read-only
 135          * [ 7: 4] Reserved
 136          * [31: 8] Memory-Mapped I/O Base Address i (39-16)
 137          *         This field defines the upper address bits of a 40bit address
 138          *         that defines the start of memory-mapped I/O region i
 139          */
 140
 141         PCI_ADDR(0, 0x18, 1, 0xbc), 0x48, 0xfe2f10,
 142         PCI_ADDR(0, 0x18, 1, 0xb8), 0xf0, 0xfc0003,
 143         //PCI_ADDR(0, 0x18, 1, 0xbc), 0x48, 0x0,
 144         // PCI_ADDR(0, 0x18, 1, 0xb8), 0xf0, 0x0,
 145
 146         PCI_ADDR(0, 0x18, 1, 0xb4), 0x48, 0xfec010,
 147         PCI_ADDR(0, 0x18, 1, 0xb0), 0xf0, 0xfec003,
 148         //PCI_ADDR(0, 0x18, 1, 0xb4), 0x48, 0x0,
 149         //PCI_ADDR(0, 0x18, 1, 0xb0), 0xf0, 0x0,
 150
 151         PCI_ADDR(0, 0x18, 1, 0xac), 0x48, 0xb10,
 152         PCI_ADDR(0, 0x18, 1, 0xa8), 0xf0, 0xa03,
 153         //PCI_ADDR(0, 0x18, 1, 0xac), 0x48, 0x0,
 154         //PCI_ADDR(0, 0x18, 1, 0xa8), 0xf0, 0x0,
 155
 156         PCI_ADDR(0, 0x18, 1, 0xa4), 0x48, 0xfed010,
 157         PCI_ADDR(0, 0x18, 1, 0xa0), 0xf0, 0xfed003,
 158         //PCI_ADDR(0, 0x18, 1, 0xa4), 0x48, 0x0,
 159         //PCI_ADDR(0, 0x18, 1, 0xa0), 0xf0, 0x0,
 160
 161         PCI_ADDR(0, 0x18, 1, 0x9c), 0x48, 0x0,
 162         PCI_ADDR(0, 0x18, 1, 0x98), 0xf0, 0x0,
 163         PCI_ADDR(0, 0x18, 1, 0x94), 0x48, 0x0,
 164         PCI_ADDR(0, 0x18, 1, 0x90), 0xf0, 0x0,
 165         PCI_ADDR(0, 0x18, 1, 0x8c), 0x48, 0x0,
 166         PCI_ADDR(0, 0x18, 1, 0x88), 0xf0, 0x0,
 167         PCI_ADDR(0, 0x18, 1, 0x84), 0x48, 0x0,
 168         PCI_ADDR(0, 0x18, 1, 0x80), 0xf0, 0x0,
 169         /* PCI I/O Limit i Registers
 170          * F1:0xC4 i = 0
 171          * F1:0xCC i = 1
 172          * F1:0xD4 i = 2
 173          * F1:0xDC i = 3
 174          * [ 2: 0] Destination Node ID
 175          *         000 = Node 0
 176          *         001 = Node 1
 177          *         010 = Node 2
 178          *         011 = Node 3
 179          *         100 = Node 4
 180          *         101 = Node 5
 181          *         110 = Node 6
 182          *         111 = Node 7
 183          * [ 3: 3] Reserved
 184          * [ 5: 4] Destination Link ID
 185          *         00 = Link 0
 186          *         01 = Link 1
 187          *         10 = Link 2
 188          *         11 = reserved
 189          * [11: 6] Reserved
 190          * [24:12] PCI I/O Limit Address i
 191          *         This field defines the end of PCI I/O region n
 192          * [31:25] Reserved
 193          */
 194         /* PCI I/O Base i Registers
 195          * F1:0xC0 i = 0
 196          * F1:0xC8 i = 1
 197          * F1:0xD0 i = 2
 198          * F1:0xD8 i = 3
 199          * [ 0: 0] Read Enable
 200          *         0 = Reads Disabled
 201          *         1 = Reads Enabled
 202          * [ 1: 1] Write Enable
 203          *         0 = Writes Disabled
 204          *         1 = Writes Enabled
 205          * [ 3: 2] Reserved
 206          * [ 4: 4] VGA Enable
 207          *         0 = VGA matches Disabled
 208          *         1 = matches all address < 64K and where A[9:0] is in the
 209          *             range 3B0-3BB or 3C0-3DF independen of the base & limit registers
 210          * [ 5: 5] ISA Enable
 211          *         0 = ISA matches Disabled
 212          *         1 = Blocks address < 64K and in the last 768 bytes of eack 1K block
 213          *             from matching agains this base/limit pair
 214          * [11: 6] Reserved
 215          * [24:12] PCI I/O Base i
 216          *         This field defines the start of PCI I/O region n
 217          * [31:25] Reserved
 218          */
 219         PCI_ADDR(0, 0x18, 1, 0xdc), 0xFE000FC8, 0x1fff010,
 220         PCI_ADDR(0, 0x18, 1, 0xd8), 0xFE000FCC, 0x33,
 221         PCI_ADDR(0, 0x18, 1, 0xd4), 0xFE000FC8, 0x0,
 222         PCI_ADDR(0, 0x18, 1, 0xd0), 0xFE000FCC, 0x0,
 223         PCI_ADDR(0, 0x18, 1, 0xcc), 0xFE000FC8, 0x0,
 224         PCI_ADDR(0, 0x18, 1, 0xc8), 0xFE000FCC, 0x0,
 225         PCI_ADDR(0, 0x18, 1, 0xc4), 0xFE000FC8, 0x0,
 226         PCI_ADDR(0, 0x18, 1, 0xc0), 0xFE000FCC, 0x0,
 227         /* Config Base and Limit i Registers
 228          * F1:0xE0 i = 0
 229          * F1:0xE4 i = 1
 230          * F1:0xE8 i = 2
 231          * F1:0xEC i = 3
 232          * [ 0: 0] Read Enable
 233          *         0 = Reads Disabled
 234          *         1 = Reads Enabled
 235          * [ 1: 1] Write Enable
 236          *         0 = Writes Disabled
 237          *         1 = Writes Enabled
 238          * [ 2: 2] Device Number Compare Enable
 239          *         0 = The ranges are based on bus number
 240          *         1 = The ranges are ranges of devices on bus 0
 241          * [ 3: 3] Reserved
 242          * [ 6: 4] Destination Node
 243          *         000 = Node 0
 244          *         001 = Node 1
 245          *         010 = Node 2
 246          *         011 = Node 3
 247          *         100 = Node 4
 248          *         101 = Node 5
 249          *         110 = Node 6
 250          *         111 = Node 7
 251          * [ 7: 7] Reserved
 252          * [ 9: 8] Destination Link
 253          *         00 = Link 0
 254          *         01 = Link 1
 255          *         10 = Link 2
 256          *         11 - Reserved
 257          * [15:10] Reserved
 258          * [23:16] Bus Number Base i
 259          *         This field defines the lowest bus number in configuration region i
 260          * [31:24] Bus Number Limit i
 261          *         This field defines the highest bus number in configuration regin i
 262          */
 263         PCI_ADDR(0, 0x18, 1, 0xe0), 0x0000FC88, 0xff040103,
 264         PCI_ADDR(0, 0x18, 1, 0xe4), 0x0000FC88, 0,
 265         PCI_ADDR(0, 0x18, 1, 0xe8), 0x0000FC88, 0,
 266         PCI_ADDR(0, 0x18, 1, 0xec), 0x0000FC88, 0,
 267         };
 268         int max;
 269         max = ARRAY_SIZE(register_values);
 270         setup_resource_map(register_values, max);
 271 }