src/mainboard/hp/dl165_g6_fam10/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2006 Tyan
   5  * Copyright (C) 2006 AMD
   6  * Written by Yinghai Lu <yinghailu@gmail.com> for Tyan and AMD.
   7  *
   8  * Copyright (C) 2007 University of Mannheim
   9  * Written by Philipp Degler <pdegler@rumms.uni-mannheim.de> for University of Mannheim
  10  * Copyright (C) 2009 University of Heidelberg
  11  * Written by Mondrian Nuessle <nuessle@uni-heidelberg.de> for University of Heidelberg
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License as published by
  15  * the Free Software Foundation; either version 2 of the License, or
  16  * (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  26  */
  27
  28 #define FAM10_SCAN_PCI_BUS 0
  29 #define FAM10_ALLOCATE_IO_RANGE 1
  30
  31
  32 #if CONFIG_LOGICAL_CPUS==1
  33 #define SET_NB_CFG_54 1
  34 #endif
  35
  36 #include <stdint.h>
  37 #include <string.h>
  38 #include <device/pci_def.h>
  39 #include <device/pci_ids.h>
  40 #include <arch/io.h>
  41 #include <device/pnp_def.h>
  42 #include <arch/romcc_io.h>
  43 #include <cpu/x86/lapic.h>
  44 #include "option_table.h"
  45 #include <console/console.h>
  46 #include <cpu/amd/model_10xxx_rev.h>
  47 #include "southbridge/broadcom/bcm5785/bcm5785_early_smbus.c"
  48 #include "southbridge/broadcom/bcm5785/bcm5785_enable_rom.c"
  49 #include "northbridge/amd/amdfam10/raminit.h"
  50 #include "northbridge/amd/amdfam10/amdfam10.h"
  51 #include <lib.h>
  52
  53 #include "cpu/amd/model_10xxx/apic_timer.c"
  54 #include "lib/delay.c"
  55 #include "cpu/x86/lapic/boot_cpu.c"
  56 #include "northbridge/amd/amdfam10/reset_test.c"
  57
  58 #include "superio/serverengines/pilot/pilot_early_serial.c"
  59 #include "superio/serverengines/pilot/pilot_early_init.c"
  60 #include "superio/nsc/pc87417/pc87417_early_serial.c"
  61
  62 #include "cpu/x86/bist.h"
  63
  64 #include "northbridge/amd/amdfam10/debug.c"
  65
  66 #include "cpu/x86/mtrr/earlymtrr.c"
  67
  68 //#include "northbridge/amd/amdfam10/setup_resource_map.c"
  69
  70 #define SERIAL_DEV PNP_DEV(0x2e, PILOT_SP1)
  71 #define RTC_DEV PNP_DEV(0x4e, PC87417_RTC)
  72
  73 #include "southbridge/broadcom/bcm5785/bcm5785_early_setup.c"
  74
  75 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  76 {
  77         u8 val;
  78         outb(0x3d, 0x0cd6);
  79         outb(0x87, 0x0cd7);
  80
  81         outb(0x44, 0xcd6);
  82         val = inb(0xcd7);
  83         outb((val & ~3) | ctrl->spd_switch_addr, 0xcd7);
  84 }
  85
  86 static inline int spd_read_byte(unsigned device, unsigned address)
  87 {
  88         return smbus_read_byte(device, address);
  89 }
  90
  91 #include "northbridge/amd/amdfam10/amdfam10.h"
  92
  93 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  94 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  95
  96 #include "cpu/amd/quadcore/quadcore.c"
  97
  98 #include "cpu/amd/car/post_cache_as_ram.c"
  99
 100 #include "cpu/amd/microcode/microcode.c"
 101 #include "cpu/amd/model_10xxx/update_microcode.c"
 102 #include "cpu/amd/model_10xxx/init_cpus.c"
 103
 104 #include "northbridge/amd/amdfam10/early_ht.c"
 105
 106 #include "spd_addr.h"
 107
 108 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 109 {
 110         struct sys_info *sysinfo =  (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 111
 112
 113         u32 bsp_apicid = 0;
 114         u32 val;
 115         msr_t msr;
 116
 117         if (!cpu_init_detectedx && boot_cpu()) {
 118             /* Nothing special needs to be done to find bus 0 */
 119                 /* Allow the HT devices to be found */
 120                 /* mov bsp to bus 0xff when > 8 nodes */
 121                 set_bsp_node_CHtExtNodeCfgEn();
 122                 enumerate_ht_chain();
 123
 124                 /* Setup the rom access for 4M */
 125                 bcm5785_enable_rom();
 126                 bcm5785_enable_lpc();
 127                 //enable RTC
 128                 pc87417_enable_dev(RTC_DEV);
 129         }
 130
 131         post_code(0x30);
 132
 133         if (bist == 0) {
 134                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 135         }
 136
 137         pilot_enable_serial(SERIAL_DEV, CONFIG_TTYS0_BASE);
 138
 139         uart_init();
 140
 141         /* Halt if there was a built in self test failure */
 142         report_bist_failure(bist);
 143
 144         console_init();
 145         pilot_early_init(SERIAL_DEV); //config port is being taken from SERIAL_DEV
 146
 147         val = cpuid_eax(1);
 148         printk(BIOS_DEBUG, "BSP Family_Model: %08x\n", val);
 149         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 150         printk(BIOS_DEBUG, "bsp_apicid = %02x\n", bsp_apicid);
 151         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx\n", cpu_init_detectedx);
 152
 153         /* Setup sysinfo defaults */
 154         set_sysinfo_in_ram(0);
 155
 156         update_microcode(val);
 157         post_code(0x33);
 158
 159         cpuSetAMDMSR();
 160         post_code(0x34);
 161
 162         amd_ht_init(sysinfo);
 163         post_code(0x35);
 164
 165         /* Setup nodes PCI space and start core 0 AP init. */
 166         finalize_node_setup(sysinfo);
 167
 168         post_code(0x36);
 169
 170         /* wait for all the APs core0 started by finalize_node_setup. */
 171         /* FIXME: A bunch of cores are going to start output to serial at once.
 172          * It would be nice to fixup prink spinlocks for ROM XIP mode.
 173          * I think it could be done by putting the spinlock flag in the cache
 174          * of the BSP located right after sysinfo.
 175          */
 176
 177         wait_all_core0_started();
 178
 179 #if CONFIG_LOGICAL_CPUS==1
 180         /* Core0 on each node is configured. Now setup any additional cores. */
 181         printk(BIOS_DEBUG, "start_other_cores()\n");
 182         start_other_cores();
 183         post_code(0x37);
 184         wait_all_other_cores_started(bsp_apicid);
 185 #endif
 186
 187 #if CONFIG_SET_FIDVID
 188         msr = rdmsr(0xc0010071);
 189         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 190
 191         /* FIXME: The sb fid change may survive the warm reset and only
 192          * need to be done once.*/
 193
 194         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 195
 196         post_code(0x39);
 197
 198         if (!warm_reset_detect(0)) {                    // BSP is node 0
 199                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 200         } else {
 201                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 202         }
 203
 204         post_code(0x3A);
 205
 206         /* show final fid and vid */
 207         msr=rdmsr(0xc0010071);
 208         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x\n", msr.hi, msr.lo);
 209 #endif
 210
 211         init_timer();
 212
 213         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 214         if (!warm_reset_detect(0)) {
 215                 print_info("...WARM RESET...\n\n\n");
 216                 soft_reset();
 217                 die("After soft_reset_x - shouldn't see this message!!!\n");
 218         }
 219
 220         /* It's the time to set ctrl in sysinfo now; */
 221         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 222         enable_smbus();
 223
 224         //do we need apci timer, tsc...., only debug need it for better output
 225         /* all ap stopped? */
 226 //      init_timer(); // Need to use TMICT to synconize FID/VID
 227
 228         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 229         raminit_amdmct(sysinfo);
 230         post_code(0x41);
 231
 232         bcm5785_early_setup();
 233
 234         post_cache_as_ram();
 235 }