src/mainboard/gigabyte/ma785gmt/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Wang Qing Pei <wangqingpei@gmail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #define SET_NB_CFG_54 1
  25
  26 //used by raminit
  27
  28 //used by init_cpus and fidvid
  29 #define SET_FIDVID 1
  30 #define SET_FIDVID_CORE_RANGE 0
  31
  32 #include <stdint.h>
  33 #include <string.h>
  34 #include <device/pci_def.h>
  35 #include <device/pci_ids.h>
  36 #include <arch/io.h>
  37 #include <device/pnp_def.h>
  38 #include <arch/romcc_io.h>
  39 #include <cpu/x86/lapic.h>
  40 #include <console/console.h>
  41 #include <cpu/amd/model_10xxx_rev.h>
  42 #include "northbridge/amd/amdfam10/raminit.h"
  43 #include "northbridge/amd/amdfam10/amdfam10.h"
  44 #include <lib.h>
  45
  46 #include "cpu/x86/lapic/boot_cpu.c"
  47 #include "northbridge/amd/amdfam10/reset_test.c"
  48
  49 #include <console/loglevel.h>
  50 #include "cpu/x86/bist.h"
  51
  52 static int smbus_read_byte(u32 device, u32 address);
  53
  54 #include "superio/ite/it8718f/it8718f_early_serial.c"
  55 #include <usbdebug.h>
  56
  57 #include "cpu/x86/mtrr/earlymtrr.c"
  58 #include <cpu/amd/mtrr.h>
  59 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  60
  61 #include "southbridge/amd/rs780/rs780_early_setup.c"
  62 #include "southbridge/amd/sb700/sb700_early_setup.c"
  63 #include "northbridge/amd/amdfam10/debug.c"
  64
  65 static void activate_spd_rom(const struct mem_controller *ctrl)
  66 {
  67 }
  68
  69 static int spd_read_byte(u32 device, u32 address)
  70 {
  71         int result;
  72         result = smbus_read_byte(device, address);
  73         return result;
  74 }
  75
  76 #include "northbridge/amd/amdfam10/amdfam10.h"
  77
  78 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  79 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  80
  81 #include "resourcemap.c"
  82 #include "cpu/amd/quadcore/quadcore.c"
  83
  84 #include "cpu/amd/car/post_cache_as_ram.c"
  85 #include "cpu/amd/microcode/microcode.c"
  86 #include "cpu/amd/model_10xxx/update_microcode.c"
  87 #include "cpu/amd/model_10xxx/init_cpus.c"
  88
  89 #include "northbridge/amd/amdfam10/early_ht.c"
  90 #include "southbridge/amd/sb700/sb700_early_setup.c"
  91
  92
  93 #define RC00  0
  94 #define RC01  1
  95
  96 #define DIMM0 0x50
  97 #define DIMM1 0x51
  98 #define DIMM2 0x52
  99 #define DIMM3 0x53
 100
 101 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 102 {
 103
 104         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 105         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
 106         u32 bsp_apicid = 0;
 107         u32 val;
 108         msr_t msr;
 109
 110         if (!cpu_init_detectedx && boot_cpu()) {
 111                 /* Nothing special needs to be done to find bus 0 */
 112                 /* Allow the HT devices to be found */
 113                 /* mov bsp to bus 0xff when > 8 nodes */
 114                 set_bsp_node_CHtExtNodeCfgEn();
 115                 enumerate_ht_chain();
 116
 117                 sb700_pci_port80();
 118         }
 119
 120         post_code(0x30);
 121
 122         if (bist == 0) {
 123                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 124                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 125         }
 126
 127         post_code(0x32);
 128
 129         enable_rs780_dev8();
 130         sb700_lpc_init();
 131
 132         it8718f_enable_serial(0, CONFIG_TTYS0_BASE);
 133         it8718f_disable_reboot();
 134         uart_init();
 135
 136 #if CONFIG_USBDEBUG
 137         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 138         early_usbdebug_init();
 139 #endif
 140
 141         console_init();
 142         printk(BIOS_DEBUG, "\n");
 143
 144 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 145
 146         /* Halt if there was a built in self test failure */
 147         report_bist_failure(bist);
 148
 149         // Load MPB
 150         val = cpuid_eax(1);
 151         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 152         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 153         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 154         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 155
 156         /* Setup sysinfo defaults */
 157         set_sysinfo_in_ram(0);
 158
 159         update_microcode(val);
 160         post_code(0x33);
 161
 162         cpuSetAMDMSR();
 163         post_code(0x34);
 164
 165         amd_ht_init(sysinfo);
 166         post_code(0x35);
 167
 168         /* Setup nodes PCI space and start core 0 AP init. */
 169         finalize_node_setup(sysinfo);
 170
 171         /* Setup any mainboard PCI settings etc. */
 172         setup_mb_resource_map();
 173         post_code(0x36);
 174
 175         /* wait for all the APs core0 started by finalize_node_setup. */
 176         /* FIXME: A bunch of cores are going to start output to serial at once.
 177            It would be nice to fixup prink spinlocks for ROM XIP mode.
 178            I think it could be done by putting the spinlock flag in the cache
 179            of the BSP located right after sysinfo.
 180          */
 181         wait_all_core0_started();
 182
 183  #if CONFIG_LOGICAL_CPUS==1
 184         /* Core0 on each node is configured. Now setup any additional cores. */
 185         printk(BIOS_DEBUG, "start_other_cores()\n");
 186         start_other_cores();
 187         post_code(0x37);
 188         wait_all_other_cores_started(bsp_apicid);
 189  #endif
 190
 191         post_code(0x38);
 192
 193         /* run _early_setup before soft-reset. */
 194         rs780_early_setup();
 195         sb700_early_setup();
 196
 197  #if SET_FIDVID == 1
 198         msr = rdmsr(0xc0010071);
 199         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 200
 201         /* FIXME: The sb fid change may survive the warm reset and only
 202            need to be done once.*/
 203         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 204
 205         post_code(0x39);
 206
 207         if (!warm_reset_detect(0)) {                    // BSP is node 0
 208                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 209         } else {
 210                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 211         }
 212
 213         post_code(0x3A);
 214
 215         /* show final fid and vid */
 216         msr=rdmsr(0xc0010071);
 217         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 218  #endif
 219
 220         rs780_htinit();
 221
 222         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 223         if (!warm_reset_detect(0)) {
 224                 print_info("...WARM RESET...\n\n\n");
 225                 soft_reset();
 226                 die("After soft_reset_x - shouldn't see this message!!!\n");
 227         }
 228
 229         post_code(0x3B);
 230
 231         /* It's the time to set ctrl in sysinfo now; */
 232         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 233         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 234
 235         post_code(0x40);
 236
 237 //      die("Die Before MCT init.");
 238
 239         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 240         raminit_amdmct(sysinfo);
 241         post_code(0x41);
 242
 243 /*
 244         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 245         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 246         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 247         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 248 */
 249
 250 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 251 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 252
 253
 254 //      die("After MCT init before CAR disabled.");
 255
 256         rs780_before_pci_init();
 257         sb700_before_pci_init();
 258
 259         post_code(0x42);
 260         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 261         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 262         post_code(0x43);        // Should never see this post code.
 263 }