src/mainboard/gigabyte/ma785gmt/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2010 Wang Qing Pei <wangqingpei@gmail.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 //#define SYSTEM_TYPE 0 /* SERVER */
  21 #define SYSTEM_TYPE 1   /* DESKTOP */
  22 //#define SYSTEM_TYPE 2 /* MOBILE */
  23
  24 #include <stdint.h>
  25 #include <string.h>
  26 #include <device/pci_def.h>
  27 #include <device/pci_ids.h>
  28 #include <arch/io.h>
  29 #include <device/pnp_def.h>
  30 #include <arch/romcc_io.h>
  31 #include <cpu/x86/lapic.h>
  32 #include <console/console.h>
  33 #include <cpu/amd/model_10xxx_rev.h>
  34 #include "northbridge/amd/amdfam10/raminit.h"
  35 #include "northbridge/amd/amdfam10/amdfam10.h"
  36 #include <lib.h>
  37
  38 #include "cpu/x86/lapic/boot_cpu.c"
  39 #include "northbridge/amd/amdfam10/reset_test.c"
  40
  41 #include <console/loglevel.h>
  42 #include "cpu/x86/bist.h"
  43
  44 static int smbus_read_byte(u32 device, u32 address);
  45
  46 #include "superio/ite/it8718f/it8718f_early_serial.c"
  47 #include <usbdebug.h>
  48
  49 #include "cpu/x86/mtrr/earlymtrr.c"
  50 #include <cpu/amd/mtrr.h>
  51 #include "northbridge/amd/amdfam10/setup_resource_map.c"
  52
  53 #include "southbridge/amd/rs780/rs780_early_setup.c"
  54 #include "southbridge/amd/sb700/sb700_early_setup.c"
  55 #include "northbridge/amd/amdfam10/debug.c"
  56
  57 static void activate_spd_rom(const struct mem_controller *ctrl)
  58 {
  59 }
  60
  61 static int spd_read_byte(u32 device, u32 address)
  62 {
  63         int result;
  64         result = smbus_read_byte(device, address);
  65         return result;
  66 }
  67
  68 #include "northbridge/amd/amdfam10/amdfam10.h"
  69
  70 #include "northbridge/amd/amdfam10/raminit_sysinfo_in_ram.c"
  71 #include "northbridge/amd/amdfam10/amdfam10_pci.c"
  72
  73 #include "resourcemap.c"
  74 #include "cpu/amd/quadcore/quadcore.c"
  75
  76 #include "cpu/amd/car/post_cache_as_ram.c"
  77 #include "cpu/amd/microcode/microcode.c"
  78 #include "cpu/amd/model_10xxx/update_microcode.c"
  79 #include "cpu/amd/model_10xxx/init_cpus.c"
  80
  81 #include "northbridge/amd/amdfam10/early_ht.c"
  82 #include "southbridge/amd/sb700/sb700_early_setup.c"
  83 #include <spd.h>
  84
  85
  86 #define RC00  0
  87 #define RC01  1
  88
  89 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
  90 {
  91
  92         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE + CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
  93         static const u8 spd_addr[] = {RC00, DIMM0, DIMM2, 0, 0, DIMM1, DIMM3, 0, 0, };
  94         u32 bsp_apicid = 0;
  95         u32 val;
  96         msr_t msr;
  97
  98         if (!cpu_init_detectedx && boot_cpu()) {
  99                 /* Nothing special needs to be done to find bus 0 */
 100                 /* Allow the HT devices to be found */
 101                 /* mov bsp to bus 0xff when > 8 nodes */
 102                 set_bsp_node_CHtExtNodeCfgEn();
 103                 enumerate_ht_chain();
 104
 105                 sb700_pci_port80();
 106         }
 107
 108         post_code(0x30);
 109
 110         if (bist == 0) {
 111                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo); /* mmconf is inited in init_cpus */
 112                 /* All cores run this but the BSP(node0,core0) is the only core that returns. */
 113         }
 114
 115         post_code(0x32);
 116
 117         enable_rs780_dev8();
 118         sb700_lpc_init();
 119
 120         it8718f_enable_serial(0, CONFIG_TTYS0_BASE);
 121         it8718f_disable_reboot();
 122         uart_init();
 123
 124 #if CONFIG_USBDEBUG
 125         sb700_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 126         early_usbdebug_init();
 127 #endif
 128
 129         console_init();
 130         printk(BIOS_DEBUG, "\n");
 131
 132 //      dump_mem(CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE-0x200, CONFIG_DCACHE_RAM_BASE+CONFIG_DCACHE_RAM_SIZE);
 133
 134         /* Halt if there was a built in self test failure */
 135         report_bist_failure(bist);
 136
 137         // Load MPB
 138         val = cpuid_eax(1);
 139         printk(BIOS_DEBUG, "BSP Family_Model: %08x \n", val);
 140         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 141         printk(BIOS_DEBUG, "bsp_apicid = %02x \n", bsp_apicid);
 142         printk(BIOS_DEBUG, "cpu_init_detectedx = %08lx \n", cpu_init_detectedx);
 143
 144         /* Setup sysinfo defaults */
 145         set_sysinfo_in_ram(0);
 146
 147         update_microcode(val);
 148         post_code(0x33);
 149
 150         cpuSetAMDMSR();
 151         post_code(0x34);
 152
 153         amd_ht_init(sysinfo);
 154         post_code(0x35);
 155
 156         /* Setup nodes PCI space and start core 0 AP init. */
 157         finalize_node_setup(sysinfo);
 158
 159         /* Setup any mainboard PCI settings etc. */
 160         setup_mb_resource_map();
 161         post_code(0x36);
 162
 163         /* wait for all the APs core0 started by finalize_node_setup. */
 164         /* FIXME: A bunch of cores are going to start output to serial at once.
 165            It would be nice to fixup prink spinlocks for ROM XIP mode.
 166            I think it could be done by putting the spinlock flag in the cache
 167            of the BSP located right after sysinfo.
 168          */
 169         wait_all_core0_started();
 170
 171  #if CONFIG_LOGICAL_CPUS==1
 172         /* Core0 on each node is configured. Now setup any additional cores. */
 173         printk(BIOS_DEBUG, "start_other_cores()\n");
 174         start_other_cores();
 175         post_code(0x37);
 176         wait_all_other_cores_started(bsp_apicid);
 177  #endif
 178
 179         post_code(0x38);
 180
 181         /* run _early_setup before soft-reset. */
 182         rs780_early_setup();
 183         sb700_early_setup();
 184
 185  #if CONFIG_SET_FIDVID
 186         msr = rdmsr(0xc0010071);
 187         printk(BIOS_DEBUG, "\nBegin FIDVID MSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 188
 189         /* FIXME: The sb fid change may survive the warm reset and only
 190            need to be done once.*/
 191         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 192
 193         post_code(0x39);
 194
 195         if (!warm_reset_detect(0)) {                    // BSP is node 0
 196                 init_fidvid_bsp(bsp_apicid, sysinfo->nodes);
 197         } else {
 198                 init_fidvid_stage2(bsp_apicid, 0);      // BSP is node 0
 199         }
 200
 201         post_code(0x3A);
 202
 203         /* show final fid and vid */
 204         msr=rdmsr(0xc0010071);
 205         printk(BIOS_DEBUG, "End FIDVIDMSR 0xc0010071 0x%08x 0x%08x \n", msr.hi, msr.lo);
 206  #endif
 207
 208         rs780_htinit();
 209
 210         /* Reset for HT, FIDVID, PLL and errata changes to take affect. */
 211         if (!warm_reset_detect(0)) {
 212                 print_info("...WARM RESET...\n\n\n");
 213                 soft_reset();
 214                 die("After soft_reset_x - shouldn't see this message!!!\n");
 215         }
 216
 217         post_code(0x3B);
 218
 219         /* It's the time to set ctrl in sysinfo now; */
 220         printk(BIOS_DEBUG, "fill_mem_ctrl()\n");
 221         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 222
 223         post_code(0x40);
 224
 225 //      die("Die Before MCT init.");
 226
 227         printk(BIOS_DEBUG, "raminit_amdmct()\n");
 228         raminit_amdmct(sysinfo);
 229         post_code(0x41);
 230
 231 /*
 232         dump_pci_device_range(PCI_DEV(0, 0x18, 0), 0, 0x200);
 233         dump_pci_device_range(PCI_DEV(0, 0x18, 1), 0, 0x200);
 234         dump_pci_device_range(PCI_DEV(0, 0x18, 2), 0, 0x200);
 235         dump_pci_device_range(PCI_DEV(0, 0x18, 3), 0, 0x200);
 236 */
 237
 238 //      ram_check(0x00200000, 0x00200000 + (640 * 1024));
 239 //      ram_check(0x40200000, 0x40200000 + (640 * 1024));
 240
 241
 242 //      die("After MCT init before CAR disabled.");
 243
 244         rs780_before_pci_init();
 245         sb700_before_pci_init();
 246
 247         post_code(0x42);
 248         printk(BIOS_DEBUG, "\n*** Yes, the copy/decompress is taking a while, FIXME!\n");
 249         post_cache_as_ram();    // BSP switch stack to ram, copy then execute LB.
 250         post_code(0x43);        // Should never see this post code.
 251 }