src/mainboard/gigabyte/m57sli/cache_as_ram_auto.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; either version 2 of the License, or
  10  * (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20  */
  21
  22 #define ASSEMBLY 1
  23 #define __ROMCC__
  24
  25 #define RAMINIT_SYSINFO 1
  26
  27 #define K8_ALLOCATE_IO_RANGE 1
  28 //#define K8_SCAN_PCI_BUS 1
  29
  30
  31 #define QRANK_DIMM_SUPPORT 1
  32
  33 #if CONFIG_LOGICAL_CPUS==1
  34 #define SET_NB_CFG_54 1
  35 #endif
  36
  37 //used by init_cpus and fidvid
  38 #define K8_SET_FIDVID 1
  39 //if we want to wait for core1 done before DQS training, set it to 0
  40 #define K8_SET_FIDVID_CORE0_ONLY 1
  41
  42 #if K8_REV_F_SUPPORT == 1
  43 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  44 #endif
  45
  46 #define DBGP_DEFAULT 7
  47
  48 #include <stdint.h>
  49 #include <string.h>
  50 #include <device/pci_def.h>
  51 #include <device/pci_ids.h>
  52 #include <arch/io.h>
  53 #include <device/pnp_def.h>
  54 #include <arch/romcc_io.h>
  55 #include <cpu/x86/lapic.h>
  56 #include "option_table.h"
  57 #include "pc80/mc146818rtc_early.c"
  58
  59 #if USE_FAILOVER_IMAGE==0
  60 #include "pc80/serial.c"
  61 #include "arch/i386/lib/console.c"
  62 #if CONFIG_USBDEBUG_DIRECT
  63 #include "southbridge/nvidia/mcp55/mcp55_enable_usbdebug_direct.c"
  64 #include "pc80/usbdebug_direct_serial.c"
  65 #endif
  66 #include "ram/ramtest.c"
  67
  68 #include <cpu/amd/model_fxx_rev.h>
  69
  70 #include "southbridge/nvidia/mcp55/mcp55_early_smbus.c"
  71 #include "northbridge/amd/amdk8/raminit.h"
  72 #include "cpu/amd/model_fxx/apic_timer.c"
  73 #include "lib/delay.c"
  74
  75 #endif
  76
  77 #include "cpu/x86/lapic/boot_cpu.c"
  78 #include "northbridge/amd/amdk8/reset_test.c"
  79 #include "superio/ite/it8716f/it8716f_early_serial.c"
  80 #include "superio/ite/it8716f/it8716f_early_init.c"
  81
  82 #if USE_FAILOVER_IMAGE==0
  83
  84 #include "cpu/x86/bist.h"
  85
  86 #include "northbridge/amd/amdk8/debug.c"
  87
  88 #include "cpu/amd/mtrr/amd_earlymtrr.c"
  89
  90 #include "northbridge/amd/amdk8/setup_resource_map.c"
  91
  92 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  93 #define GPIO_DEV PNP_DEV(0x2e, IT8716F_GPIO)
  94
  95 #include "southbridge/nvidia/mcp55/mcp55_early_ctrl.c"
  96
  97 static void memreset_setup(void)
  98 {
  99 }
 100
 101 static void memreset(int controllers, const struct mem_controller *ctrl)
 102 {
 103 }
 104
 105 static inline void activate_spd_rom(const struct mem_controller *ctrl)
 106 {
 107         /* nothing to do */
 108 }
 109
 110 static inline int spd_read_byte(unsigned device, unsigned address)
 111 {
 112         return smbus_read_byte(device, address);
 113 }
 114
 115 #include "northbridge/amd/amdk8/amdk8_f.h"
 116 #include "northbridge/amd/amdk8/coherent_ht.c"
 117
 118 #include "northbridge/amd/amdk8/incoherent_ht.c"
 119
 120 #include "northbridge/amd/amdk8/raminit_f.c"
 121
 122 #include "sdram/generic_sdram.c"
 123
 124 #include "resourcemap.c"
 125
 126 #include "cpu/amd/dualcore/dualcore.c"
 127
 128 #define MCP55_NUM 1
 129 #define MCP55_USE_NIC 1
 130 #define MCP55_USE_AZA 1
 131
 132 #define MCP55_PCI_E_X_0 0
 133
 134 #define MCP55_MB_SETUP \
 135         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x68,/* GPIO38 PCI_REQ3 */ \
 136         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x68,/* GPIO39 PCI_GNT3 */ \
 137         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x68,/* GPIO40 PCI_GNT2 */ \
 138         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x68,/* GPIO41 PCI_REQ2 */ \
 139         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 140         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 141
 142 #include "southbridge/nvidia/mcp55/mcp55_early_setup_ss.h"
 143 #include "southbridge/nvidia/mcp55/mcp55_early_setup_car.c"
 144
 145 #include "cpu/amd/car/copy_and_run.c"
 146
 147 #include "cpu/amd/car/post_cache_as_ram.c"
 148
 149 #include "cpu/amd/model_fxx/init_cpus.c"
 150
 151 #include "cpu/amd/model_fxx/fidvid.c"
 152
 153 #endif
 154
 155 #if ((HAVE_FAILOVER_BOOT==1) && (USE_FAILOVER_IMAGE == 1)) || ((HAVE_FAILOVER_BOOT==0) && (USE_FALLBACK_IMAGE == 1))
 156
 157 #include "southbridge/nvidia/mcp55/mcp55_enable_rom.c"
 158 #include "northbridge/amd/amdk8/early_ht.c"
 159
 160
 161 static void sio_setup(void)
 162 {
 163
 164         unsigned value;
 165         uint32_t dword;
 166         uint8_t byte;
 167
 168         byte = pci_read_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b);
 169         byte |= 0x20;
 170         pci_write_config8(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0x7b, byte);
 171
 172         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0);
 173         dword |= (1<<0);
 174         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa0, dword);
 175
 176         dword = pci_read_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4);
 177         dword |= (1<<16);
 178         pci_write_config32(PCI_DEV(0, MCP55_DEVN_BASE+1 , 0), 0xa4, dword);
 179 }
 180
 181 void failover_process(unsigned long bist, unsigned long cpu_init_detectedx)
 182 {
 183         unsigned last_boot_normal_x = last_boot_normal();
 184
 185         /* Is this a cpu only reset? or Is this a secondary cpu? */
 186         if ((cpu_init_detectedx) || (!boot_cpu())) {
 187                 if (last_boot_normal_x) {
 188                         goto normal_image;
 189                 } else {
 190                         goto fallback_image;
 191                 }
 192         }
 193
 194         /* Nothing special needs to be done to find bus 0 */
 195         /* Allow the HT devices to be found */
 196
 197         enumerate_ht_chain();
 198
 199         sio_setup();
 200
 201         /* Setup the mcp55 */
 202         mcp55_enable_rom();
 203
 204         /* Is this a deliberate reset by the bios */
 205         if (bios_reset_detected() && last_boot_normal_x) {
 206                 goto normal_image;
 207         }
 208         /* This is the primary cpu how should I boot? */
 209         else if (do_normal_boot()) {
 210                 goto normal_image;
 211         }
 212         else {
 213                 goto fallback_image;
 214         }
 215  normal_image:
 216         __asm__ volatile ("jmp __normal_image"
 217                 : /* outputs */
 218                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 219                 );
 220
 221  fallback_image:
 222 #if HAVE_FAILOVER_BOOT==1
 223         __asm__ volatile ("jmp __fallback_image"
 224                 : /* outputs */
 225                 : "a" (bist), "b" (cpu_init_detectedx) /* inputs */
 226                 )
 227 #endif
 228         ;
 229 }
 230 #endif
 231 void real_main(unsigned long bist, unsigned long cpu_init_detectedx);
 232
 233 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 234 {
 235 #if HAVE_FAILOVER_BOOT==1
 236     #if USE_FAILOVER_IMAGE==1
 237         failover_process(bist, cpu_init_detectedx);
 238     #else
 239         real_main(bist, cpu_init_detectedx);
 240     #endif
 241 #else
 242     #if USE_FALLBACK_IMAGE == 1
 243         failover_process(bist, cpu_init_detectedx);
 244     #endif
 245         real_main(bist, cpu_init_detectedx);
 246 #endif
 247 }
 248
 249 #if USE_FAILOVER_IMAGE==0
 250
 251 void real_main(unsigned long bist, unsigned long cpu_init_detectedx)
 252 {
 253         static const uint16_t spd_addr [] = {
 254                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 255                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 256 #if CONFIG_MAX_PHYSICAL_CPUS > 1
 257                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 258                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 259 #endif
 260         };
 261
 262         struct sys_info *sysinfo = (DCACHE_RAM_BASE + DCACHE_RAM_SIZE - DCACHE_RAM_GLOBAL_VAR_SIZE);
 263
 264         int needs_reset = 0;
 265         unsigned bsp_apicid = 0;
 266         uint8_t tmp = 0;
 267
 268         if (bist == 0) {
 269                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 270         }
 271
 272         pnp_enter_ext_func_mode(SERIAL_DEV);
 273         /* The following line will set CLKIN to 24 MHz, external */
 274         pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_CLOCKSEL, 0x11);
 275         tmp = pnp_read_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP);
 276         /* Is serial flash enabled? Then enable writing to serial flash. */
 277         if (tmp & 0x0e) {
 278                 pnp_write_config(SERIAL_DEV, IT8716F_CONFIG_REG_SWSUSP, tmp | 0x10);
 279                 pnp_set_logical_device(GPIO_DEV);
 280                 /* Set Serial Flash interface to 0x0820 */
 281                 pnp_write_config(GPIO_DEV, 0x64, 0x08);
 282                 pnp_write_config(GPIO_DEV, 0x65, 0x20);
 283                 /* We can get away with not resetting the logical device because
 284                  * it8716f_enable_dev(SERIAL_DEV, TTYS0_BASE) will do that.
 285                  */
 286         }
 287         it8716f_enable_dev(SERIAL_DEV, TTYS0_BASE);
 288         pnp_exit_ext_func_mode(SERIAL_DEV);
 289
 290         setup_mb_resource_map();
 291
 292         uart_init();
 293
 294         /* Halt if there was a built in self test failure */
 295         report_bist_failure(bist);
 296
 297
 298 #if CONFIG_USBDEBUG_DIRECT
 299         mcp55_enable_usbdebug_direct(DBGP_DEFAULT);
 300         early_usbdebug_direct_init();
 301 #endif
 302         console_init();
 303         print_debug("*sysinfo range: ["); print_debug_hex32(sysinfo); print_debug(",");  print_debug_hex32((unsigned long)sysinfo+sizeof(struct sys_info)); print_debug(")\r\n");
 304
 305         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\r\n");
 306
 307 #if MEM_TRAIN_SEQ == 1
 308         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 309 #endif
 310         setup_coherent_ht_domain(); // routing table and start other core0
 311
 312         wait_all_core0_started();
 313 #if CONFIG_LOGICAL_CPUS==1
 314         // It is said that we should start core1 after all core0 launched
 315         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 316          * So here need to make sure last core0 is started, esp for two way system,
 317          * (there may be apic id conflicts in that case)
 318          */
 319         start_other_cores();
 320         wait_all_other_cores_started(bsp_apicid);
 321 #endif
 322
 323         /* it will set up chains and store link pair for optimization later */
 324         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 325
 326 #if K8_SET_FIDVID == 1
 327
 328         {
 329                 msr_t msr;
 330                 msr=rdmsr(0xc0010042);
 331                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 332
 333         }
 334
 335         enable_fid_change();
 336
 337         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 338
 339         init_fidvid_bsp(bsp_apicid);
 340
 341         // show final fid and vid
 342         {
 343                 msr_t msr;
 344                 msr=rdmsr(0xc0010042);
 345                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\r\n");
 346
 347         }
 348 #endif
 349
 350         needs_reset |= optimize_link_coherent_ht();
 351         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 352         needs_reset |= mcp55_early_setup_x();
 353
 354         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 355         if (needs_reset) {
 356                 print_info("ht reset -\r\n");
 357                 soft_reset();
 358         }
 359         allow_all_aps_stop(bsp_apicid);
 360
 361         //It's the time to set ctrl in sysinfo now;
 362         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 363
 364         enable_smbus();
 365
 366         memreset_setup();
 367
 368         //do we need apci timer, tsc...., only debug need it for better output
 369         /* all ap stopped? */
 370 //        init_timer(); // Need to use TMICT to synconize FID/VID
 371
 372         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 373
 374         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 375
 376 }
 377
 378
 379 #endif