src/mainboard/gigabyte/m57sli/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, write to the Free Software
  19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20 ##
  21
  22 uses HAVE_MP_TABLE
  23 uses CONFIG_CBFS
  24 uses HAVE_PIRQ_TABLE
  25 uses HAVE_ACPI_TABLES
  26 uses HAVE_ACPI_RESUME
  27 uses ACPI_SSDTX_NUM
  28 uses USE_FALLBACK_IMAGE
  29 uses USE_FAILOVER_IMAGE
  30 uses HAVE_FALLBACK_BOOT
  31 uses HAVE_FAILOVER_BOOT
  32 uses HAVE_HARD_RESET
  33 uses IRQ_SLOT_COUNT
  34 uses HAVE_OPTION_TABLE
  35 uses CONFIG_MAX_CPUS
  36 uses CONFIG_MAX_PHYSICAL_CPUS
  37 uses CONFIG_LOGICAL_CPUS
  38 uses CONFIG_IOAPIC
  39 uses CONFIG_SMP
  40 uses FALLBACK_SIZE
  41 uses FAILOVER_SIZE
  42 uses ROM_SIZE
  43 uses ROM_SECTION_SIZE
  44 uses ROM_IMAGE_SIZE
  45 uses ROM_SECTION_SIZE
  46 uses ROM_SECTION_OFFSET
  47 uses CONFIG_ROM_PAYLOAD
  48 uses CONFIG_ROM_PAYLOAD_START
  49 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  50 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  51 uses CONFIG_PRECOMPRESSED_PAYLOAD
  52 uses PAYLOAD_SIZE
  53 uses _ROMBASE
  54 uses XIP_ROM_SIZE
  55 uses XIP_ROM_BASE
  56 uses STACK_SIZE
  57 uses HEAP_SIZE
  58 uses USE_OPTION_TABLE
  59 uses LB_CKS_RANGE_START
  60 uses LB_CKS_RANGE_END
  61 uses LB_CKS_LOC
  62 uses MAINBOARD_PART_NUMBER
  63 uses MAINBOARD_VENDOR
  64 uses MAINBOARD
  65 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  66 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  67 uses COREBOOT_EXTRA_VERSION
  68 uses _RAMBASE
  69 uses TTYS0_BAUD
  70 uses TTYS0_BASE
  71 uses TTYS0_LCS
  72 uses DEFAULT_CONSOLE_LOGLEVEL
  73 uses MAXIMUM_CONSOLE_LOGLEVEL
  74 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  75 uses CONFIG_CONSOLE_SERIAL8250
  76 uses HAVE_INIT_TIMER
  77 uses CONFIG_GDB_STUB
  78 uses CONFIG_GDB_STUB
  79 uses CROSS_COMPILE
  80 uses CC
  81 uses HOSTCC
  82 uses OBJCOPY
  83 uses CONFIG_CONSOLE_VGA
  84 uses CONFIG_USBDEBUG_DIRECT
  85 uses CONFIG_PCI_ROM_RUN
  86 uses HW_MEM_HOLE_SIZEK
  87 uses HW_MEM_HOLE_SIZE_AUTO_INC
  88 uses K8_HT_FREQ_1G_SUPPORT
  89
  90 uses HAVE_HIGH_TABLES
  91
  92 uses HT_CHAIN_UNITID_BASE
  93 uses HT_CHAIN_END_UNITID_BASE
  94 uses SB_HT_CHAIN_ON_BUS0
  95 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  96
  97 uses USE_DCACHE_RAM
  98 uses DCACHE_RAM_BASE
  99 uses DCACHE_RAM_SIZE
 100 uses DCACHE_RAM_GLOBAL_VAR_SIZE
 101 uses CONFIG_USE_INIT
 102
 103 uses SERIAL_CPU_INIT
 104
 105 uses ENABLE_APIC_EXT_ID
 106 uses APIC_ID_OFFSET
 107 uses LIFT_BSP_APIC_ID
 108
 109 uses CONFIG_PCI_64BIT_PREF_MEM
 110
 111 uses CONFIG_LB_MEM_TOPK
 112
 113 uses CONFIG_AP_CODE_IN_CAR
 114
 115 uses MEM_TRAIN_SEQ
 116
 117 uses WAIT_BEFORE_CPUS_INIT
 118
 119 uses CONFIG_USE_PRINTK_IN_CAR
 120
 121 uses HAVE_FANCTL
 122 ###
 123 ### Build options
 124 ###
 125
 126 ##
 127 ## ROM_SIZE is the size of boot ROM that this board will use.
 128 ##
 129 default ROM_SIZE=524288
 130 #default ROM_SIZE=0x100000
 131
 132 ##
 133 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 134 ##
 135 #default FALLBACK_SIZE=131072
 136 #default FALLBACK_SIZE=0x40000
 137
 138 #FALLBACK: 256K-4K
 139 default FALLBACK_SIZE=0x3f000
 140 #FAILOVER: 4K
 141 default FAILOVER_SIZE=0x01000
 142
 143 #more 1M for pgtbl
 144 default CONFIG_LB_MEM_TOPK=2048
 145
 146 ##
 147 ## Set-up automatic fan control
 148 ##
 149 default HAVE_FANCTL=1
 150
 151 ##
 152 ## Build code for the fallback boot
 153 ##
 154 default HAVE_FALLBACK_BOOT=1
 155 default HAVE_FAILOVER_BOOT=1
 156
 157 ##
 158 ## Build code to reset the motherboard from coreboot
 159 ##
 160 default HAVE_HARD_RESET=1
 161
 162 ##
 163 ## Build code to export a programmable irq routing table
 164 ##
 165 default HAVE_PIRQ_TABLE=1
 166 default IRQ_SLOT_COUNT=11
 167
 168 ##
 169 ## Build code to export an x86 MP table
 170 ## Useful for specifying IRQ routing values
 171 ##
 172 default HAVE_MP_TABLE=1
 173
 174 ## HIGH tables support
 175 default HAVE_HIGH_TABLES=1
 176
 177 ## ACPI tables will be included
 178 default HAVE_ACPI_TABLES=1
 179
 180 ##
 181 ## Build code to export a CMOS option table
 182 ##
 183 default HAVE_OPTION_TABLE=1
 184
 185 ##
 186 ## Move the default coreboot cmos range off of AMD RTC registers
 187 ##
 188 default LB_CKS_RANGE_START=49
 189 default LB_CKS_RANGE_END=122
 190 default LB_CKS_LOC=123
 191
 192 ##
 193 ## Build code for SMP support
 194 ## Only worry about 2 micro processors
 195 ##
 196 default CONFIG_SMP=1
 197 default CONFIG_MAX_CPUS=2
 198 default CONFIG_MAX_PHYSICAL_CPUS=1
 199 default CONFIG_LOGICAL_CPUS=1
 200
 201 #default SERIAL_CPU_INIT=0
 202
 203 default ENABLE_APIC_EXT_ID=0
 204 default APIC_ID_OFFSET=0x10
 205 default LIFT_BSP_APIC_ID=1
 206
 207 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 208 #2G
 209 #default HW_MEM_HOLE_SIZEK=0x200000
 210 #1G
 211 default HW_MEM_HOLE_SIZEK=0x100000
 212 #512M
 213 #default HW_MEM_HOLE_SIZEK=0x80000
 214
 215 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 216 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 217
 218 #Opteron K8 1G HT Support
 219 default K8_HT_FREQ_1G_SUPPORT=1
 220
 221 #VGA Console
 222 default CONFIG_CONSOLE_VGA=1
 223 default CONFIG_PCI_ROM_RUN=1
 224
 225 #default CONFIG_USBDEBUG_DIRECT=1
 226
 227 #HT Unit ID offset, default is 1, the typical one, 0 mean only one HT device
 228 default HT_CHAIN_UNITID_BASE=0
 229
 230 #real SB Unit ID, default is 0x20, mean dont touch it at last
 231 #default HT_CHAIN_END_UNITID_BASE=0x6
 232
 233 #make the SB HT chain on bus 0, default is not (0)
 234 default SB_HT_CHAIN_ON_BUS0=2
 235
 236 #only offset for SB chain?, default is yes(1)
 237 default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 238
 239 #allow capable device use that above 4G
 240 #default CONFIG_PCI_64BIT_PREF_MEM=1
 241
 242 ##
 243 ## enable CACHE_AS_RAM specifics
 244 ##
 245 default USE_DCACHE_RAM=1
 246 default DCACHE_RAM_BASE=0xc8000
 247 default DCACHE_RAM_SIZE=0x08000
 248 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 249 default CONFIG_USE_INIT=0
 250
 251 default CONFIG_AP_CODE_IN_CAR=0
 252 default MEM_TRAIN_SEQ=2
 253 default WAIT_BEFORE_CPUS_INIT=0
 254
 255 ##
 256 ## Build code to setup a generic IOAPIC
 257 ##
 258 default CONFIG_IOAPIC=1
 259
 260 ##
 261 ## Clean up the motherboard id strings
 262 ##
 263 default MAINBOARD_PART_NUMBER="m57sli"
 264 default MAINBOARD_VENDOR="GIGABYTE"
 265 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 266 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 267
 268 ###
 269 ### coreboot layout values
 270 ###
 271
 272 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 273 default ROM_IMAGE_SIZE = 65536
 274
 275 ##
 276 ## Use a small 8K stack
 277 ##
 278 default STACK_SIZE=0x2000
 279
 280 ##
 281 ## Use a small 32K heap
 282 ##
 283 default HEAP_SIZE=0x8000
 284
 285 ##
 286 ## Only use the option table in a normal image
 287 ##
 288 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 289
 290 ##
 291 ## Coreboot C code runs at this location in RAM
 292 ##
 293 default _RAMBASE=0x00100000
 294
 295 ##
 296 ## Load the payload from the ROM
 297 ##
 298 default CONFIG_ROM_PAYLOAD = 1
 299
 300 #default CONFIG_COMPRESSED_PAYLOAD_NRV2B = 1
 301
 302 ###
 303 ### Defaults of options that you may want to override in the target config file
 304 ###
 305
 306 ##
 307 ## The default compiler
 308 ##
 309 default CC="$(CROSS_COMPILE)gcc -m32"
 310 default HOSTCC="gcc"
 311
 312 ##
 313 ## Disable the gdb stub by default
 314 ##
 315 default CONFIG_GDB_STUB=0
 316
 317 ##
 318 ## The Serial Console
 319 ##
 320 default CONFIG_USE_PRINTK_IN_CAR=1
 321
 322 # To Enable the Serial Console
 323 default CONFIG_CONSOLE_SERIAL8250=1
 324
 325 ## Select the serial console baud rate
 326 default TTYS0_BAUD=115200
 327 #default TTYS0_BAUD=57600
 328 #default TTYS0_BAUD=38400
 329 #default TTYS0_BAUD=19200
 330 #default TTYS0_BAUD=9600
 331 #default TTYS0_BAUD=4800
 332 #default TTYS0_BAUD=2400
 333 #default TTYS0_BAUD=1200
 334
 335 # Select the serial console base port
 336 default TTYS0_BASE=0x3f8
 337
 338 # Select the serial protocol
 339 # This defaults to 8 data bits, 1 stop bit, and no parity
 340 default TTYS0_LCS=0x3
 341
 342 ##
 343 ### Select the coreboot loglevel
 344 ##
 345 ## EMERG      1   system is unusable
 346 ## ALERT      2   action must be taken immediately
 347 ## CRIT       3   critical conditions
 348 ## ERR        4   error conditions
 349 ## WARNING    5   warning conditions
 350 ## NOTICE     6   normal but significant condition
 351 ## INFO       7   informational
 352 ## DEBUG      8   debug-level messages
 353 ## SPEW       9   Way too many details
 354
 355 ## Request this level of debugging output
 356 default  DEFAULT_CONSOLE_LOGLEVEL=8
 357 ## At a maximum only compile in this level of debugging
 358 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 359
 360 ##
 361 ## Select power on after power fail setting
 362 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 363
 364 #
 365 # CBFS
 366 #
 367 #
 368 default CONFIG_CBFS=0
 369 ### End Options.lb
 370 end