src/mainboard/gigabyte/m57sli/Options.lb

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2007 AMD
   5 ## Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6 ##
   7 ## This program is free software; you can redistribute it and/or modify
   8 ## it under the terms of the GNU General Public License as published by
   9 ## the Free Software Foundation; either version 2 of the License, or
  10 ## (at your option) any later version.
  11 ##
  12 ## This program is distributed in the hope that it will be useful,
  13 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  14 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15 ## GNU General Public License for more details.
  16 ##
  17 ## You should have received a copy of the GNU General Public License
  18 ## along with this program; if not, write to the Free Software
  19 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  20 ##
  21
  22 uses HAVE_MP_TABLE
  23 uses CONFIG_ROMFS
  24 uses HAVE_PIRQ_TABLE
  25 uses HAVE_ACPI_TABLES
  26 uses HAVE_ACPI_RESUME
  27 uses ACPI_SSDTX_NUM
  28 uses USE_FALLBACK_IMAGE
  29 uses USE_FAILOVER_IMAGE
  30 uses HAVE_FALLBACK_BOOT
  31 uses HAVE_FAILOVER_BOOT
  32 uses HAVE_HARD_RESET
  33 uses IRQ_SLOT_COUNT
  34 uses HAVE_OPTION_TABLE
  35 uses CONFIG_MAX_CPUS
  36 uses CONFIG_MAX_PHYSICAL_CPUS
  37 uses CONFIG_LOGICAL_CPUS
  38 uses CONFIG_IOAPIC
  39 uses CONFIG_SMP
  40 uses FALLBACK_SIZE
  41 uses FAILOVER_SIZE
  42 uses ROM_SIZE
  43 uses ROM_SECTION_SIZE
  44 uses ROM_IMAGE_SIZE
  45 uses ROM_SECTION_SIZE
  46 uses ROM_SECTION_OFFSET
  47 uses CONFIG_ROM_PAYLOAD
  48 uses CONFIG_ROM_PAYLOAD_START
  49 uses CONFIG_COMPRESSED_PAYLOAD_NRV2B
  50 uses CONFIG_COMPRESSED_PAYLOAD_LZMA
  51 uses CONFIG_PRECOMPRESSED_PAYLOAD
  52 uses PAYLOAD_SIZE
  53 uses _ROMBASE
  54 uses XIP_ROM_SIZE
  55 uses XIP_ROM_BASE
  56 uses STACK_SIZE
  57 uses HEAP_SIZE
  58 uses USE_OPTION_TABLE
  59 uses LB_CKS_RANGE_START
  60 uses LB_CKS_RANGE_END
  61 uses LB_CKS_LOC
  62 uses MAINBOARD_PART_NUMBER
  63 uses MAINBOARD_VENDOR
  64 uses MAINBOARD
  65 uses MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID
  66 uses MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID
  67 uses COREBOOT_EXTRA_VERSION
  68 uses _RAMBASE
  69 uses TTYS0_BAUD
  70 uses TTYS0_BASE
  71 uses TTYS0_LCS
  72 uses DEFAULT_CONSOLE_LOGLEVEL
  73 uses MAXIMUM_CONSOLE_LOGLEVEL
  74 uses MAINBOARD_POWER_ON_AFTER_POWER_FAIL
  75 uses CONFIG_CONSOLE_SERIAL8250
  76 uses HAVE_INIT_TIMER
  77 uses CONFIG_GDB_STUB
  78 uses CONFIG_GDB_STUB
  79 uses CROSS_COMPILE
  80 uses CC
  81 uses HOSTCC
  82 uses OBJCOPY
  83 uses CONFIG_CONSOLE_VGA
  84 uses CONFIG_USBDEBUG_DIRECT
  85 uses CONFIG_PCI_ROM_RUN
  86 uses HW_MEM_HOLE_SIZEK
  87 uses HW_MEM_HOLE_SIZE_AUTO_INC
  88 uses K8_HT_FREQ_1G_SUPPORT
  89
  90 uses HT_CHAIN_UNITID_BASE
  91 uses HT_CHAIN_END_UNITID_BASE
  92 uses SB_HT_CHAIN_ON_BUS0
  93 uses SB_HT_CHAIN_UNITID_OFFSET_ONLY
  94
  95 uses USE_DCACHE_RAM
  96 uses DCACHE_RAM_BASE
  97 uses DCACHE_RAM_SIZE
  98 uses DCACHE_RAM_GLOBAL_VAR_SIZE
  99 uses CONFIG_USE_INIT
 100
 101 uses SERIAL_CPU_INIT
 102
 103 uses ENABLE_APIC_EXT_ID
 104 uses APIC_ID_OFFSET
 105 uses LIFT_BSP_APIC_ID
 106
 107 uses CONFIG_PCI_64BIT_PREF_MEM
 108
 109 uses CONFIG_LB_MEM_TOPK
 110
 111 uses CONFIG_AP_CODE_IN_CAR
 112
 113 uses MEM_TRAIN_SEQ
 114
 115 uses WAIT_BEFORE_CPUS_INIT
 116
 117 uses CONFIG_USE_PRINTK_IN_CAR
 118
 119 uses HAVE_FANCTL
 120 ###
 121 ### Build options
 122 ###
 123
 124 ##
 125 ## ROM_SIZE is the size of boot ROM that this board will use.
 126 ##
 127 default ROM_SIZE=524288
 128 #default ROM_SIZE=0x100000
 129
 130 ##
 131 ## FALLBACK_SIZE is the amount of the ROM the complete fallback image will use
 132 ##
 133 #default FALLBACK_SIZE=131072
 134 #default FALLBACK_SIZE=0x40000
 135
 136 #FALLBACK: 256K-4K
 137 default FALLBACK_SIZE=0x3f000
 138 #FAILOVER: 4K
 139 default FAILOVER_SIZE=0x01000
 140
 141 #more 1M for pgtbl
 142 default CONFIG_LB_MEM_TOPK=2048
 143
 144 ##
 145 ## Set-up automatic fan control
 146 ##
 147 default HAVE_FANCTL=1
 148
 149 ##
 150 ## Build code for the fallback boot
 151 ##
 152 default HAVE_FALLBACK_BOOT=1
 153 default HAVE_FAILOVER_BOOT=1
 154
 155 ##
 156 ## Build code to reset the motherboard from coreboot
 157 ##
 158 default HAVE_HARD_RESET=1
 159
 160 ##
 161 ## Build code to export a programmable irq routing table
 162 ##
 163 default HAVE_PIRQ_TABLE=1
 164 default IRQ_SLOT_COUNT=11
 165
 166 ##
 167 ## Build code to export an x86 MP table
 168 ## Useful for specifying IRQ routing values
 169 ##
 170 default HAVE_MP_TABLE=1
 171
 172 ## ACPI tables will be included
 173 default HAVE_ACPI_TABLES=0
 174
 175 ##
 176 ## Build code to export a CMOS option table
 177 ##
 178 default HAVE_OPTION_TABLE=1
 179
 180 ##
 181 ## Move the default coreboot cmos range off of AMD RTC registers
 182 ##
 183 default LB_CKS_RANGE_START=49
 184 default LB_CKS_RANGE_END=122
 185 default LB_CKS_LOC=123
 186
 187 ##
 188 ## Build code for SMP support
 189 ## Only worry about 2 micro processors
 190 ##
 191 default CONFIG_SMP=1
 192 default CONFIG_MAX_CPUS=2
 193 default CONFIG_MAX_PHYSICAL_CPUS=1
 194 default CONFIG_LOGICAL_CPUS=1
 195
 196 #default SERIAL_CPU_INIT=0
 197
 198 default ENABLE_APIC_EXT_ID=0
 199 default APIC_ID_OFFSET=0x10
 200 default LIFT_BSP_APIC_ID=1
 201
 202 #memory hole size, 0 mean disable, others will enable the hole, at that case if it is small than mmio_basek, it will use mmio_basek instead.
 203 #2G
 204 #default HW_MEM_HOLE_SIZEK=0x200000
 205 #1G
 206 default HW_MEM_HOLE_SIZEK=0x100000
 207 #512M
 208 #default HW_MEM_HOLE_SIZEK=0x80000
 209
 210 #make auto increase hole size to avoid hole_startk equal to basek so as to make some kernel happy
 211 #default HW_MEM_HOLE_SIZE_AUTO_INC=1
 212
 213 #Opteron K8 1G HT Support
 214 default K8_HT_FREQ_1G_SUPPORT=1
 215
 216 #VGA Console
 217 default CONFIG_CONSOLE_VGA=1
 218 default CONFIG_PCI_ROM_RUN=1
 219
 220 #default CONFIG_USBDEBUG_DIRECT=1
 221
 222 #HT Unit ID offset, default is 1, the typical one, 0 mean only one HT device
 223 default HT_CHAIN_UNITID_BASE=0
 224
 225 #real SB Unit ID, default is 0x20, mean dont touch it at last
 226 #default HT_CHAIN_END_UNITID_BASE=0x6
 227
 228 #make the SB HT chain on bus 0, default is not (0)
 229 default SB_HT_CHAIN_ON_BUS0=2
 230
 231 #only offset for SB chain?, default is yes(1)
 232 default SB_HT_CHAIN_UNITID_OFFSET_ONLY=0
 233
 234 #allow capable device use that above 4G
 235 #default CONFIG_PCI_64BIT_PREF_MEM=1
 236
 237 ##
 238 ## enable CACHE_AS_RAM specifics
 239 ##
 240 default USE_DCACHE_RAM=1
 241 default DCACHE_RAM_BASE=0xc8000
 242 default DCACHE_RAM_SIZE=0x08000
 243 default DCACHE_RAM_GLOBAL_VAR_SIZE=0x01000
 244 default CONFIG_USE_INIT=0
 245
 246 default CONFIG_AP_CODE_IN_CAR=0
 247 default MEM_TRAIN_SEQ=2
 248 default WAIT_BEFORE_CPUS_INIT=0
 249
 250 ##
 251 ## Build code to setup a generic IOAPIC
 252 ##
 253 default CONFIG_IOAPIC=1
 254
 255 ##
 256 ## Clean up the motherboard id strings
 257 ##
 258 default MAINBOARD_PART_NUMBER="m57sli"
 259 default MAINBOARD_VENDOR="GIGABYTE"
 260 default MAINBOARD_PCI_SUBSYSTEM_VENDOR_ID=0x1022
 261 default MAINBOARD_PCI_SUBSYSTEM_DEVICE_ID=0x2b80
 262
 263 ###
 264 ### coreboot layout values
 265 ###
 266
 267 ## ROM_IMAGE_SIZE is the amount of space to allow coreboot to occupy.
 268 default ROM_IMAGE_SIZE = 65536
 269
 270 ##
 271 ## Use a small 8K stack
 272 ##
 273 default STACK_SIZE=0x2000
 274
 275 ##
 276 ## Use a small 32K heap
 277 ##
 278 default HEAP_SIZE=0x8000
 279
 280 ##
 281 ## Only use the option table in a normal image
 282 ##
 283 default USE_OPTION_TABLE = (!USE_FALLBACK_IMAGE) && (!USE_FAILOVER_IMAGE )
 284
 285 ##
 286 ## Coreboot C code runs at this location in RAM
 287 ##
 288 default _RAMBASE=0x00100000
 289
 290 ##
 291 ## Load the payload from the ROM
 292 ##
 293 default CONFIG_ROM_PAYLOAD = 1
 294
 295 #default CONFIG_COMPRESSED_PAYLOAD_NRV2B = 1
 296
 297 ###
 298 ### Defaults of options that you may want to override in the target config file
 299 ###
 300
 301 ##
 302 ## The default compiler
 303 ##
 304 default CC="$(CROSS_COMPILE)gcc -m32"
 305 default HOSTCC="gcc"
 306
 307 ##
 308 ## Disable the gdb stub by default
 309 ##
 310 default CONFIG_GDB_STUB=0
 311
 312 ##
 313 ## The Serial Console
 314 ##
 315 default CONFIG_USE_PRINTK_IN_CAR=1
 316
 317 # To Enable the Serial Console
 318 default CONFIG_CONSOLE_SERIAL8250=1
 319
 320 ## Select the serial console baud rate
 321 default TTYS0_BAUD=115200
 322 #default TTYS0_BAUD=57600
 323 #default TTYS0_BAUD=38400
 324 #default TTYS0_BAUD=19200
 325 #default TTYS0_BAUD=9600
 326 #default TTYS0_BAUD=4800
 327 #default TTYS0_BAUD=2400
 328 #default TTYS0_BAUD=1200
 329
 330 # Select the serial console base port
 331 default TTYS0_BASE=0x3f8
 332
 333 # Select the serial protocol
 334 # This defaults to 8 data bits, 1 stop bit, and no parity
 335 default TTYS0_LCS=0x3
 336
 337 ##
 338 ### Select the coreboot loglevel
 339 ##
 340 ## EMERG      1   system is unusable
 341 ## ALERT      2   action must be taken immediately
 342 ## CRIT       3   critical conditions
 343 ## ERR        4   error conditions
 344 ## WARNING    5   warning conditions
 345 ## NOTICE     6   normal but significant condition
 346 ## INFO       7   informational
 347 ## DEBUG      8   debug-level messages
 348 ## SPEW       9   Way too many details
 349
 350 ## Request this level of debugging output
 351 default  DEFAULT_CONSOLE_LOGLEVEL=8
 352 ## At a maximum only compile in this level of debugging
 353 default  MAXIMUM_CONSOLE_LOGLEVEL=8
 354
 355 ##
 356 ## Select power on after power fail setting
 357 default MAINBOARD_POWER_ON_AFTER_POWER_FAIL="MAINBOARD_POWER_ON"
 358
 359 ### End Options.lb
 360 #
 361 # ROMFS
 362 #
 363 #
 364 default CONFIG_ROMFS=0
 365 end