src/mainboard/gigabyte/ga_2761gxdk/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7  * Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 #define RAMINIT_SYSINFO 1
  25
  26 #define K8_ALLOCATE_IO_RANGE 1
  27
  28 #define QRANK_DIMM_SUPPORT 1
  29
  30 #if CONFIG_LOGICAL_CPUS==1
  31 #define SET_NB_CFG_54 1
  32 #endif
  33
  34 //used by init_cpus and fidvid
  35 #define SET_FIDVID 1
  36 //if we want to wait for core1 done before DQS training, set it to 0
  37 #define SET_FIDVID_CORE0_ONLY 1
  38
  39 #if CONFIG_K8_REV_F_SUPPORT == 1
  40 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  41 #endif
  42
  43 #include <stdint.h>
  44 #include <string.h>
  45 #include <device/pci_def.h>
  46 #include <device/pci_ids.h>
  47 #include <arch/io.h>
  48 #include <device/pnp_def.h>
  49 #include <arch/romcc_io.h>
  50 #include <cpu/x86/lapic.h>
  51 #include <pc80/mc146818rtc.h>
  52
  53 #include <console/console.h>
  54 #if CONFIG_USBDEBUG
  55 #include "southbridge/sis/sis966/sis966_enable_usbdebug.c"
  56 #include "pc80/usbdebug_serial.c"
  57 #endif
  58 #include "lib/ramtest.c"
  59
  60 #include <cpu/amd/model_fxx_rev.h>
  61
  62 #include "southbridge/sis/sis966/sis966_early_smbus.c"
  63 #include "southbridge/sis/sis966/sis966_enable_rom.c"
  64 #include "northbridge/amd/amdk8/raminit.h"
  65 #include "cpu/amd/model_fxx/apic_timer.c"
  66 #include "lib/delay.c"
  67
  68 #include "cpu/x86/lapic/boot_cpu.c"
  69 #include "northbridge/amd/amdk8/reset_test.c"
  70 #include "superio/ite/it8716f/it8716f_early_serial.c"
  71 #include "superio/ite/it8716f/it8716f_early_init.c"
  72
  73 #include "cpu/x86/bist.h"
  74
  75 #include "northbridge/amd/amdk8/debug.c"
  76
  77 #include "cpu/x86/mtrr/earlymtrr.c"
  78
  79 #include "northbridge/amd/amdk8/setup_resource_map.c"
  80
  81 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  82
  83 #include "southbridge/sis/sis966/sis966_early_ctrl.c"
  84
  85 static void memreset(int controllers, const struct mem_controller *ctrl)
  86 {
  87 }
  88
  89 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  90 {
  91         /* nothing to do */
  92 }
  93
  94 static inline int spd_read_byte(unsigned device, unsigned address)
  95 {
  96         return smbus_read_byte(device, address);
  97 }
  98
  99 #include "northbridge/amd/amdk8/amdk8_f.h"
 100 #include "northbridge/amd/amdk8/incoherent_ht.c"
 101 #include "northbridge/amd/amdk8/coherent_ht.c"
 102 #include "northbridge/amd/amdk8/raminit_f.c"
 103 #include "lib/generic_sdram.c"
 104
 105 #include "resourcemap.c"
 106
 107 #include "cpu/amd/dualcore/dualcore.c"
 108
 109 #define SIS966_NUM 1
 110 #define SIS966_USE_NIC 1
 111 #define SIS966_USE_AZA 1
 112
 113 #define SIS966_PCI_E_X_0 0
 114
 115 #define SIS966_MB_SETUP \
 116         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 117         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 118         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 119         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 120         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 121         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 122
 123 #include "southbridge/sis/sis966/sis966_early_setup_ss.h"
 124
 125 #include "cpu/amd/car/post_cache_as_ram.c"
 126
 127 #include "cpu/amd/model_fxx/init_cpus.c"
 128
 129 #include "cpu/amd/model_fxx/fidvid.c"
 130
 131 #include "northbridge/amd/amdk8/early_ht.c"
 132
 133 static void sio_setup(void)
 134 {
 135         uint32_t dword;
 136         uint8_t byte;
 137
 138         byte = pci_read_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b);
 139         byte |= 0x20;
 140         pci_write_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b, byte);
 141
 142         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0);
 143         dword |= (1<<0);
 144         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0, dword);
 145
 146         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4);
 147         dword |= (1<<16);
 148         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4, dword);
 149 }
 150
 151 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 152 {
 153         static const uint16_t spd_addr [] = {
 154                         // Node 0
 155                         (0xa<<3)|0, (0xa<<3)|2, 0, 0,
 156                         (0xa<<3)|1, (0xa<<3)|3, 0, 0,
 157                         // Node 1
 158                         (0xa<<3)|4, (0xa<<3)|6, 0, 0,
 159                         (0xa<<3)|5, (0xa<<3)|7, 0, 0,
 160         };
 161
 162         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 163                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 164
 165         int needs_reset = 0;
 166         unsigned bsp_apicid = 0;
 167
 168         if (!cpu_init_detectedx && boot_cpu()) {
 169                 /* Nothing special needs to be done to find bus 0 */
 170                 /* Allow the HT devices to be found */
 171
 172                 enumerate_ht_chain();
 173
 174                 sio_setup();
 175
 176                 /* Setup the sis966 */
 177                 sis966_enable_rom();
 178         }
 179
 180         if (bist == 0) {
 181                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 182         }
 183
 184         pnp_enter_ext_func_mode(SERIAL_DEV);
 185         pnp_write_config(SERIAL_DEV, 0x23, 0);
 186         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 187         pnp_exit_ext_func_mode(SERIAL_DEV);
 188
 189         setup_mb_resource_map();
 190
 191         uart_init();
 192
 193         /* Halt if there was a built in self test failure */
 194         report_bist_failure(bist);
 195
 196 #if CONFIG_USBDEBUG
 197         sis966_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 198         early_usbdebug_init();
 199 #endif
 200         console_init();
 201         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 202
 203         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 204
 205 #if CONFIG_MEM_TRAIN_SEQ == 1
 206         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 207 #endif
 208         setup_coherent_ht_domain(); // routing table and start other core0
 209
 210         wait_all_core0_started();
 211 #if CONFIG_LOGICAL_CPUS==1
 212         // It is said that we should start core1 after all core0 launched
 213         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 214          * So here need to make sure last core0 is started, esp for two way system,
 215          * (there may be apic id conflicts in that case)
 216          */
 217         start_other_cores();
 218         wait_all_other_cores_started(bsp_apicid);
 219 #endif
 220
 221         /* it will set up chains and store link pair for optimization later */
 222         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 223
 224 #if SET_FIDVID == 1
 225
 226         {
 227                 msr_t msr;
 228                 msr=rdmsr(0xc0010042);
 229                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 230
 231         }
 232
 233         enable_fid_change();
 234
 235         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 236
 237         init_fidvid_bsp(bsp_apicid);
 238
 239         // show final fid and vid
 240         {
 241                 msr_t msr;
 242                 msr=rdmsr(0xc0010042);
 243                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 244
 245         }
 246 #endif
 247
 248         needs_reset |= optimize_link_coherent_ht();
 249         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 250
 251         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 252         if (needs_reset) {
 253                 print_info("ht reset -\n");
 254                 soft_reset();
 255         }
 256         allow_all_aps_stop(bsp_apicid);
 257
 258         //It's the time to set ctrl in sysinfo now;
 259         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 260
 261         sis_init_stage1();
 262         enable_smbus();
 263
 264         //do we need apci timer, tsc...., only debug need it for better output
 265         /* all ap stopped? */
 266 //        init_timer(); // Need to use TMICT to synconize FID/VID
 267
 268         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 269
 270         sis_init_stage2();
 271         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 272
 273 }
 274