src/mainboard/gigabyte/ga_2761gxdk/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7  * Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 #if CONFIG_K8_REV_F_SUPPORT == 1
  25 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  26 #endif
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <pc80/mc146818rtc.h>
  37 #include <console/console.h>
  38 #include <usbdebug.h>
  39 #include <spd.h>
  40 #include <cpu/amd/model_fxx_rev.h>
  41 #include "southbridge/sis/sis966/sis966.h"
  42 #include "southbridge/sis/sis966/sis966_early_smbus.c"
  43 #include "southbridge/sis/sis966/sis966_enable_rom.c"
  44 #include "northbridge/amd/amdk8/raminit.h"
  45 #include "cpu/amd/model_fxx/apic_timer.c"
  46 #include "lib/delay.c"
  47 #include "cpu/x86/lapic/boot_cpu.c"
  48 #include "northbridge/amd/amdk8/reset_test.c"
  49 #include "superio/ite/it8716f/it8716f_early_serial.c"
  50 #include "superio/ite/it8716f/it8716f_early_init.c"
  51 #include "cpu/x86/bist.h"
  52 #include "northbridge/amd/amdk8/debug.c"
  53 #include "cpu/x86/mtrr/earlymtrr.c"
  54 #include "northbridge/amd/amdk8/setup_resource_map.c"
  55 #include "southbridge/sis/sis966/sis966_early_ctrl.c"
  56
  57 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  58
  59 static void memreset(int controllers, const struct mem_controller *ctrl) { }
  60 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  61
  62 static inline int spd_read_byte(unsigned device, unsigned address)
  63 {
  64         return smbus_read_byte(device, address);
  65 }
  66
  67 #include "northbridge/amd/amdk8/amdk8_f.h"
  68 #include "northbridge/amd/amdk8/incoherent_ht.c"
  69 #include "northbridge/amd/amdk8/coherent_ht.c"
  70 #include "northbridge/amd/amdk8/raminit_f.c"
  71 #include "lib/generic_sdram.c"
  72 #include "resourcemap.c"
  73 #include "cpu/amd/dualcore/dualcore.c"
  74
  75 #define SIS966_NUM 1
  76 #define SIS966_USE_NIC 1
  77 #define SIS966_USE_AZA 1
  78
  79 #define SIS966_PCI_E_X_0 0
  80
  81 #define SIS966_MB_SETUP \
  82         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  83         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  84         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  85         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  86         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  87         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  88
  89 #include "southbridge/sis/sis966/sis966_early_setup_ss.h"
  90 #include "cpu/amd/car/post_cache_as_ram.c"
  91 #include "cpu/amd/model_fxx/init_cpus.c"
  92 #include "cpu/amd/model_fxx/fidvid.c"
  93 #include "northbridge/amd/amdk8/early_ht.c"
  94
  95 static void sio_setup(void)
  96 {
  97         uint32_t dword;
  98         uint8_t byte;
  99
 100         byte = pci_read_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b);
 101         byte |= 0x20;
 102         pci_write_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b, byte);
 103
 104         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0);
 105         dword |= (1<<0);
 106         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0, dword);
 107
 108         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4);
 109         dword |= (1<<16);
 110         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4, dword);
 111 }
 112
 113 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 114 {
 115         static const uint16_t spd_addr [] = {
 116                 // Node 0
 117                 DIMM0, DIMM2, 0, 0,
 118                 DIMM1, DIMM3, 0, 0,
 119                 // Node 1
 120                 DIMM4, DIMM6, 0, 0,
 121                 DIMM5, DIMM7, 0, 0,
 122         };
 123
 124         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 125                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 126         int needs_reset = 0;
 127         unsigned bsp_apicid = 0;
 128
 129         if (!cpu_init_detectedx && boot_cpu()) {
 130                 /* Nothing special needs to be done to find bus 0 */
 131                 /* Allow the HT devices to be found */
 132                 enumerate_ht_chain();
 133                 sio_setup();
 134                 sis966_enable_rom();
 135         }
 136
 137         if (bist == 0)
 138                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 139
 140         pnp_enter_ext_func_mode(SERIAL_DEV);
 141         pnp_write_config(SERIAL_DEV, 0x23, 0);
 142         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 143         pnp_exit_ext_func_mode(SERIAL_DEV);
 144
 145         setup_mb_resource_map();
 146
 147         uart_init();
 148
 149         /* Halt if there was a built in self test failure */
 150         report_bist_failure(bist);
 151
 152 #if CONFIG_USBDEBUG
 153         sis966_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 154         early_usbdebug_init();
 155 #endif
 156         console_init();
 157         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 158
 159         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 160
 161 #if CONFIG_MEM_TRAIN_SEQ == 1
 162         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 163 #endif
 164         setup_coherent_ht_domain(); // routing table and start other core0
 165
 166         wait_all_core0_started();
 167 #if CONFIG_LOGICAL_CPUS==1
 168         // It is said that we should start core1 after all core0 launched
 169         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 170          * So here need to make sure last core0 is started, esp for two way system,
 171          * (there may be apic id conflicts in that case)
 172          */
 173         start_other_cores();
 174         wait_all_other_cores_started(bsp_apicid);
 175 #endif
 176
 177         /* it will set up chains and store link pair for optimization later */
 178         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 179
 180 #if CONFIG_SET_FIDVID
 181         {
 182                 msr_t msr;
 183                 msr=rdmsr(0xc0010042);
 184                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 185         }
 186         enable_fid_change();
 187         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 188         init_fidvid_bsp(bsp_apicid);
 189         // show final fid and vid
 190         {
 191                 msr_t msr;
 192                 msr=rdmsr(0xc0010042);
 193                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 194         }
 195 #endif
 196
 197         needs_reset |= optimize_link_coherent_ht();
 198         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 199
 200         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 201         if (needs_reset) {
 202                 print_info("ht reset -\n");
 203                 soft_reset();
 204         }
 205         allow_all_aps_stop(bsp_apicid);
 206
 207         //It's the time to set ctrl in sysinfo now;
 208         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 209
 210         sis_init_stage1();
 211         enable_smbus();
 212
 213         //do we need apci timer, tsc...., only debug need it for better output
 214         /* all ap stopped? */
 215 //        init_timer(); // Need to use TMICT to synconize FID/VID
 216
 217         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 218
 219         sis_init_stage2();
 220         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 221 }