src/mainboard/gigabyte/ga_2761gxdk/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7  * Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
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  14  * This program is distributed in the hope that it will be useful,
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  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 #if CONFIG_K8_REV_F_SUPPORT == 1
  25 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  26 #endif
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <pc80/mc146818rtc.h>
  37
  38 #include <console/console.h>
  39 #include <usbdebug.h>
  40 #include <spd.h>
  41
  42 #include <cpu/amd/model_fxx_rev.h>
  43
  44 #include "southbridge/sis/sis966/sis966.h"
  45 #include "southbridge/sis/sis966/sis966_early_smbus.c"
  46 #include "southbridge/sis/sis966/sis966_enable_rom.c"
  47 #include "northbridge/amd/amdk8/raminit.h"
  48 #include "cpu/amd/model_fxx/apic_timer.c"
  49 #include "lib/delay.c"
  50
  51 #include "cpu/x86/lapic/boot_cpu.c"
  52 #include "northbridge/amd/amdk8/reset_test.c"
  53 #include "superio/ite/it8716f/it8716f_early_serial.c"
  54 #include "superio/ite/it8716f/it8716f_early_init.c"
  55
  56 #include "cpu/x86/bist.h"
  57
  58 #include "northbridge/amd/amdk8/debug.c"
  59
  60 #include "cpu/x86/mtrr/earlymtrr.c"
  61
  62 #include "northbridge/amd/amdk8/setup_resource_map.c"
  63
  64 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  65
  66 #include "southbridge/sis/sis966/sis966_early_ctrl.c"
  67
  68 static void memreset(int controllers, const struct mem_controller *ctrl)
  69 {
  70 }
  71
  72 static inline void activate_spd_rom(const struct mem_controller *ctrl)
  73 {
  74         /* nothing to do */
  75 }
  76
  77 static inline int spd_read_byte(unsigned device, unsigned address)
  78 {
  79         return smbus_read_byte(device, address);
  80 }
  81
  82 #include "northbridge/amd/amdk8/amdk8_f.h"
  83 #include "northbridge/amd/amdk8/incoherent_ht.c"
  84 #include "northbridge/amd/amdk8/coherent_ht.c"
  85 #include "northbridge/amd/amdk8/raminit_f.c"
  86 #include "lib/generic_sdram.c"
  87
  88 #include "resourcemap.c"
  89
  90 #include "cpu/amd/dualcore/dualcore.c"
  91
  92 #define SIS966_NUM 1
  93 #define SIS966_USE_NIC 1
  94 #define SIS966_USE_AZA 1
  95
  96 #define SIS966_PCI_E_X_0 0
  97
  98 #define SIS966_MB_SETUP \
  99         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
 100         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
 101         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
 102         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
 103         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
 104         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
 105
 106 #include "southbridge/sis/sis966/sis966_early_setup_ss.h"
 107
 108 #include "cpu/amd/car/post_cache_as_ram.c"
 109
 110 #include "cpu/amd/model_fxx/init_cpus.c"
 111
 112 #include "cpu/amd/model_fxx/fidvid.c"
 113
 114 #include "northbridge/amd/amdk8/early_ht.c"
 115
 116 static void sio_setup(void)
 117 {
 118         uint32_t dword;
 119         uint8_t byte;
 120
 121         byte = pci_read_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b);
 122         byte |= 0x20;
 123         pci_write_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b, byte);
 124
 125         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0);
 126         dword |= (1<<0);
 127         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0, dword);
 128
 129         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4);
 130         dword |= (1<<16);
 131         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4, dword);
 132 }
 133
 134 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 135 {
 136         static const uint16_t spd_addr [] = {
 137                         // Node 0
 138                         DIMM0, DIMM2, 0, 0,
 139                         DIMM1, DIMM3, 0, 0,
 140                         // Node 1
 141                         DIMM4, DIMM6, 0, 0,
 142                         DIMM5, DIMM7, 0, 0,
 143         };
 144
 145         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 146                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 147
 148         int needs_reset = 0;
 149         unsigned bsp_apicid = 0;
 150
 151         if (!cpu_init_detectedx && boot_cpu()) {
 152                 /* Nothing special needs to be done to find bus 0 */
 153                 /* Allow the HT devices to be found */
 154
 155                 enumerate_ht_chain();
 156
 157                 sio_setup();
 158
 159                 /* Setup the sis966 */
 160                 sis966_enable_rom();
 161         }
 162
 163         if (bist == 0) {
 164                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 165         }
 166
 167         pnp_enter_ext_func_mode(SERIAL_DEV);
 168         pnp_write_config(SERIAL_DEV, 0x23, 0);
 169         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 170         pnp_exit_ext_func_mode(SERIAL_DEV);
 171
 172         setup_mb_resource_map();
 173
 174         uart_init();
 175
 176         /* Halt if there was a built in self test failure */
 177         report_bist_failure(bist);
 178
 179 #if CONFIG_USBDEBUG
 180         sis966_enable_usbdebug(CONFIG_USBDEBUG_DEFAULT_PORT);
 181         early_usbdebug_init();
 182 #endif
 183         console_init();
 184         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 185
 186         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 187
 188 #if CONFIG_MEM_TRAIN_SEQ == 1
 189         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 190 #endif
 191         setup_coherent_ht_domain(); // routing table and start other core0
 192
 193         wait_all_core0_started();
 194 #if CONFIG_LOGICAL_CPUS==1
 195         // It is said that we should start core1 after all core0 launched
 196         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 197          * So here need to make sure last core0 is started, esp for two way system,
 198          * (there may be apic id conflicts in that case)
 199          */
 200         start_other_cores();
 201         wait_all_other_cores_started(bsp_apicid);
 202 #endif
 203
 204         /* it will set up chains and store link pair for optimization later */
 205         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 206
 207 #if CONFIG_SET_FIDVID
 208
 209         {
 210                 msr_t msr;
 211                 msr=rdmsr(0xc0010042);
 212                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 213
 214         }
 215
 216         enable_fid_change();
 217
 218         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 219
 220         init_fidvid_bsp(bsp_apicid);
 221
 222         // show final fid and vid
 223         {
 224                 msr_t msr;
 225                 msr=rdmsr(0xc0010042);
 226                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 227
 228         }
 229 #endif
 230
 231         needs_reset |= optimize_link_coherent_ht();
 232         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 233
 234         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 235         if (needs_reset) {
 236                 print_info("ht reset -\n");
 237                 soft_reset();
 238         }
 239         allow_all_aps_stop(bsp_apicid);
 240
 241         //It's the time to set ctrl in sysinfo now;
 242         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 243
 244         sis_init_stage1();
 245         enable_smbus();
 246
 247         //do we need apci timer, tsc...., only debug need it for better output
 248         /* all ap stopped? */
 249 //        init_timer(); // Need to use TMICT to synconize FID/VID
 250
 251         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 252
 253         sis_init_stage2();
 254         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 255
 256 }
 257