src/mainboard/gigabyte/ga_2761gxdk/romstage.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 AMD
   5  * Written by Yinghai Lu <yinghailu@amd.com> for AMD.
   6  * Copyright (C) 2007 Silicon Integrated Systems Corp. (SiS)
   7  * Written by Morgan Tsai <my_tsai@sis.com> for SiS.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; either version 2 of the License, or
  12  * (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  22  */
  23
  24 #if CONFIG_K8_REV_F_SUPPORT == 1
  25 #define K8_REV_F_SUPPORT_F0_F1_WORKAROUND 0
  26 #endif
  27
  28 #include <stdint.h>
  29 #include <string.h>
  30 #include <device/pci_def.h>
  31 #include <device/pci_ids.h>
  32 #include <arch/io.h>
  33 #include <device/pnp_def.h>
  34 #include <arch/romcc_io.h>
  35 #include <cpu/x86/lapic.h>
  36 #include <pc80/mc146818rtc.h>
  37 #include <console/console.h>
  38 #include <spd.h>
  39 #include <cpu/amd/model_fxx_rev.h>
  40 #include "southbridge/sis/sis966/sis966.h"
  41 #include "southbridge/sis/sis966/early_smbus.c"
  42 #include "northbridge/amd/amdk8/raminit.h"
  43 #include "cpu/amd/model_fxx/apic_timer.c"
  44 #include "lib/delay.c"
  45 #include "cpu/x86/lapic/boot_cpu.c"
  46 #include "northbridge/amd/amdk8/reset_test.c"
  47 #include "superio/ite/it8716f/early_serial.c"
  48 #include "superio/ite/it8716f/early_init.c"
  49 #include "cpu/x86/bist.h"
  50 #include "northbridge/amd/amdk8/debug.c"
  51 #include "cpu/x86/mtrr/earlymtrr.c"
  52 #include "northbridge/amd/amdk8/setup_resource_map.c"
  53 #include "southbridge/sis/sis966/early_ctrl.c"
  54
  55 #define SERIAL_DEV PNP_DEV(0x2e, IT8716F_SP1)
  56
  57 static void memreset(int controllers, const struct mem_controller *ctrl) { }
  58 static void activate_spd_rom(const struct mem_controller *ctrl) { }
  59
  60 static inline int spd_read_byte(unsigned device, unsigned address)
  61 {
  62         return smbus_read_byte(device, address);
  63 }
  64
  65 #include "northbridge/amd/amdk8/f.h"
  66 #include "northbridge/amd/amdk8/incoherent_ht.c"
  67 #include "northbridge/amd/amdk8/coherent_ht.c"
  68 #include "northbridge/amd/amdk8/raminit_f.c"
  69 #include "lib/generic_sdram.c"
  70 #include "resourcemap.c"
  71 #include "cpu/amd/dualcore/dualcore.c"
  72
  73 #define SIS966_NUM 1
  74 #define SIS966_USE_NIC 1
  75 #define SIS966_USE_AZA 1
  76
  77 #define SIS966_PCI_E_X_0 0
  78
  79 #define SIS966_MB_SETUP \
  80         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+37, 0x00, 0x44,/* GPIO38 PCI_REQ3 */ \
  81         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+38, 0x00, 0x44,/* GPIO39 PCI_GNT3 */ \
  82         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+39, 0x00, 0x44,/* GPIO40 PCI_GNT2 */ \
  83         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+40, 0x00, 0x44,/* GPIO41 PCI_REQ2 */ \
  84         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+59, 0x00, 0x60,/* GPIP60 FANCTL0 */ \
  85         RES_PORT_IO_8, SYSCTRL_IO_BASE + 0xc0+60, 0x00, 0x60,/* GPIO61 FANCTL1 */
  86
  87 #include "southbridge/sis/sis966/early_setup_ss.h"
  88 #include "cpu/amd/car/post_cache_as_ram.c"
  89 #include "cpu/amd/model_fxx/init_cpus.c"
  90 #include "cpu/amd/model_fxx/fidvid.c"
  91 #include "northbridge/amd/amdk8/early_ht.c"
  92
  93 static void sio_setup(void)
  94 {
  95         uint32_t dword;
  96         uint8_t byte;
  97
  98         byte = pci_read_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b);
  99         byte |= 0x20;
 100         pci_write_config8(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0x7b, byte);
 101
 102         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0);
 103         dword |= (1<<0);
 104         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa0, dword);
 105
 106         dword = pci_read_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4);
 107         dword |= (1<<16);
 108         pci_write_config32(PCI_DEV(0, SIS966_DEVN_BASE+1 , 0), 0xa4, dword);
 109 }
 110
 111 void cache_as_ram_main(unsigned long bist, unsigned long cpu_init_detectedx)
 112 {
 113         static const uint16_t spd_addr [] = {
 114                 // Node 0
 115                 DIMM0, DIMM2, 0, 0,
 116                 DIMM1, DIMM3, 0, 0,
 117                 // Node 1
 118                 DIMM4, DIMM6, 0, 0,
 119                 DIMM5, DIMM7, 0, 0,
 120         };
 121
 122         struct sys_info *sysinfo = (struct sys_info *)(CONFIG_DCACHE_RAM_BASE +
 123                 CONFIG_DCACHE_RAM_SIZE - CONFIG_DCACHE_RAM_GLOBAL_VAR_SIZE);
 124         int needs_reset = 0;
 125         unsigned bsp_apicid = 0;
 126
 127         if (!cpu_init_detectedx && boot_cpu()) {
 128                 /* Nothing special needs to be done to find bus 0 */
 129                 /* Allow the HT devices to be found */
 130                 enumerate_ht_chain();
 131                 sio_setup();
 132         }
 133
 134         if (bist == 0)
 135                 bsp_apicid = init_cpus(cpu_init_detectedx, sysinfo);
 136
 137         pnp_enter_ext_func_mode(SERIAL_DEV);
 138         pnp_write_config(SERIAL_DEV, 0x23, 0);
 139         it8716f_enable_dev(SERIAL_DEV, CONFIG_TTYS0_BASE);
 140         pnp_exit_ext_func_mode(SERIAL_DEV);
 141
 142         setup_mb_resource_map();
 143
 144         console_init();
 145
 146         /* Halt if there was a built in self test failure */
 147         report_bist_failure(bist);
 148
 149         printk(BIOS_DEBUG, "*sysinfo range: [%p,%p]\n",sysinfo,sysinfo+1);
 150
 151         print_debug("bsp_apicid="); print_debug_hex8(bsp_apicid); print_debug("\n");
 152
 153 #if CONFIG_MEM_TRAIN_SEQ == 1
 154         set_sysinfo_in_ram(0); // in BSP so could hold all ap until sysinfo is in ram
 155 #endif
 156         setup_coherent_ht_domain(); // routing table and start other core0
 157
 158         wait_all_core0_started();
 159 #if CONFIG_LOGICAL_CPUS==1
 160         // It is said that we should start core1 after all core0 launched
 161         /* becase optimize_link_coherent_ht is moved out from setup_coherent_ht_domain,
 162          * So here need to make sure last core0 is started, esp for two way system,
 163          * (there may be apic id conflicts in that case)
 164          */
 165         start_other_cores();
 166         wait_all_other_cores_started(bsp_apicid);
 167 #endif
 168
 169         /* it will set up chains and store link pair for optimization later */
 170         ht_setup_chains_x(sysinfo); // it will init sblnk and sbbusn, nodes, sbdn
 171
 172 #if CONFIG_SET_FIDVID
 173         {
 174                 msr_t msr;
 175                 msr=rdmsr(0xc0010042);
 176                 print_debug("begin msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 177         }
 178         enable_fid_change();
 179         enable_fid_change_on_sb(sysinfo->sbbusn, sysinfo->sbdn);
 180         init_fidvid_bsp(bsp_apicid);
 181         // show final fid and vid
 182         {
 183                 msr_t msr;
 184                 msr=rdmsr(0xc0010042);
 185                 print_debug("end   msr fid, vid "); print_debug_hex32( msr.hi ); print_debug_hex32(msr.lo); print_debug("\n");
 186         }
 187 #endif
 188
 189         needs_reset |= optimize_link_coherent_ht();
 190         needs_reset |= optimize_link_incoherent_ht(sysinfo);
 191
 192         // fidvid change will issue one LDTSTOP and the HT change will be effective too
 193         if (needs_reset) {
 194                 print_info("ht reset -\n");
 195                 soft_reset();
 196         }
 197         allow_all_aps_stop(bsp_apicid);
 198
 199         //It's the time to set ctrl in sysinfo now;
 200         fill_mem_ctrl(sysinfo->nodes, sysinfo->ctrl, spd_addr);
 201
 202         sis_init_stage1();
 203         enable_smbus();
 204
 205         //do we need apci timer, tsc...., only debug need it for better output
 206         /* all ap stopped? */
 207 //        init_timer(); // Need to use TMICT to synconize FID/VID
 208
 209         sdram_initialize(sysinfo->nodes, sysinfo->ctrl, sysinfo);
 210
 211         sis_init_stage2();
 212         post_cache_as_ram(); // bsp swtich stack to ram and copy sysinfo ram now
 213 }